Устройство для подключения абонентов к магистрали эвм
Изобретение относится к вычислительной технике и позволяет производить программное присвоение перифе рийным устройствам абонентов логических адресов. Целью изобретения является расширение класса решаемых задач устройства за счет обеспечения возможности оперативного программного присвоения логических адресов. Цель достигается тем, что в устройство, содержащее группу блоков присвоения адреса, каждое из которых включает регистр, триггер, три элемента И и элемент ИЛИ, введен блок управления адресацией, состоящий из селектора адреса, элемента И и элемента задержки , а в казвдый блок присвоения адреса введены формирователь стробов, два элемента И и усилитель. 7 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК
„„SU„„1444795 А 1
ОПИСАНИЕ ИЗОБРЕТЕНИ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4247909/24-24 (22) 25.05.87 (46) 15.1?.88. Бюл. У 46 (72) Л.НВербер И В.M.Âàéíøòåéí (53) 681.325 (088.8) (56) Авторское свидетельство СССР Ф 824778, кл. С 06 F 9/46, 1979. Авторское свидетельство СССР В 1238096, кл. Г 06 F 13/14, 1984. (54) УСТРОЙСТВО ДЛЯ ПОДКЛЮЧЕНИЯ АБОНЕНТОВ К МАГИСТРАЛИ 3ВМ (57) Изобретение относится к вычислительной технике и позволяет производить программное присвоение перифе". рийным устройствам абонентов логических адресов. Целью изобретения является расширение класса решаемых задач устройства за счет обеспечения возможности оперативного программного присвоения логических адресов. Цель достигается тем, что в устройство, содержащее группу блоков присвоения адреса, каждое из которых включает регистр, триггер, три элемента И и элемент ИЛИ, введен блок управления адресацией, состоящий из селектора адреса, элемента И и элемента задержки, а в каждый блок присвоения адреса введены формирователь стробов, два элемента И и усилитель. 7 ил. 1444795 Изобретение относится к области вычислительной техники и может быть использовано в вычислительных системах для программного присвоения абонентам (периферийным устройствам) логических адресов. Целью изобретения является расширение класса решаемых задач устройства за счет обеспечения возможности оперативного программного присвоения адресов. На фиг. 1-3. приведена блок-схема устройства; на фиг. 4 — временная диаграмма его работы; на фиг. 5 — 15 пример конкретной реализации элемента задержки; на фиг. 6 - пример конкретной реализации формирователя стробов; на фиг. 7 — пример конкретной реализации регистра. 20 Процессор 1 подключен к устройству (фиг. 1-3), включающему блок 2 управления адресацией, через магистраль ЭВМ, состоящую из информационно-уп- 25 равляющей шины (подшины) 3 и цепочеч ной подшины 4. Блок 2 формирует ситнал блокировки по линии 5. Периферийные устройства 6 абонентов, блоки 7 присвоения адреса устройства и селек- 30 торы 8 адреса абонентов связаны с процессором 1 через подшину 3 магист-рали. . Блок 2 управления адресацией содержит селектор 9 адреса, подключенный к элементу 10 задержки и транслятору 11, Каждый блок 8 присвоения адреса состоит из элементов И(трап сляторов) 12-15, элементов ИЛИ 16 и 17, формирователя 18 стробов, регистра 19, триггера 20 и усилителя (буферного элемента) 21. На фиг. 4 показаны эпюры — кривые изменения сигналов на линии 22 начальной установки подшины 3, линиях 23 адреса данных подшины 3, линии,24 сигнала СИА подшины 3, линии 25 сигнала "Ввод" подшины 3, линии 26 сигнала "Вывод" нодшины 3, линии 27 выхода строб» записи формирователя 18- 1, линии 28 сигнала СИП подшины 3.. 50 линии 29 выхода триггера 20-1, линк .: 30 входа транслятора 15-1, линии 31 входа транслятора 15-2, линии 32 выхода строба записи формирователя t8-2, линии 33 выходя сейектора 9, линии 34 выхода триггера 20-2. Элемент задержки 10, пример возможной реализации которого приведен на фиг.5, содержит элемент HF. 35, выход которого подключен через разрядный диод 36, токоограничительный резистор 37 и накопительный конденсатор 38 к элементу И-НЕ 39, соединенному с магистральным передатчиком 40. Формирователь 18 стробов (фиг.6} содержит элемент ИЛИ-НЕ 41, соединенный с токоограничительным резистором 42, разрядным диодом 43, накопитель" нЬпч конденсатором 44, элементом И-НЕ 45, подключенным к элементу И-НЕ 46 и элементу И 47, соединенному с элементом ИЛИ 48. Регистр 19 (фиг„7) содержит собственно регистр 49 и подключенный к нему узел 50 магистральньтх приемопередатчиков. Устройство работает следующим образом. После включения питания или пуска процессора 1 с помощью команд "Пуск" (код 12} или "Шаг" (код 16 ) на линию 22 начальной установки подшины 3 выд»ется импульс, инициирующий начальную установку устройства (здесь и далее приведены коды команд ЭВИ "Электроника-60"„ "Электроника 100/16И" и т.п.}. По этому сигналу триггеры 20 устанавливаются в единичное состояние (фиг. 2) и низким уровнем с инверсного выхода запрещают работу соответствующих трансляторов 15. Присвоение пет1кферийным устройствам адресов производится последовательно„ сначала первому (определяется порядком подключения к подшине 4), зятем второму и т.д. до последнего периферийного устройства 6 ° При этом процессор 1 всегда обращается н адресу, определяемому селектором 9„ Информационная часть посылки здесь содержттт адрес периферийного устройства 6, который записывается в соответствующий регистр 19, а порядковый номер периферийного устройства 6 определяется внутренними схемами блоков 7. По окончании каждого обращения к селектору 9 происходит запрещение выработки строба запистл в регистр 19 и разрешается работа формирователя 18 следующего блока 7. Повторное разрешение работы заблокированных формирователей 18 осуществляется только по сигналу на линии 22 нач»льHîé тстановки, При необходимости изменения адресов периферийных устройств 6 в, процессе работы без перезапуск» процессора 1 необходимо выполнить ко1444795 манду, имующую код 5. При этом выдается сигнал начальной установки и блоки 7 подготавливаются к началу нового цикла адресации периферийных устройств 6. После подготовки блоков 7 процессор 1 обращается к селектору 9, который по сигналу СИА (синхронизации адреса) (кривая 24 фиг.4) выдает низкий уровень, блокирующий транслятор 11 и поступающий на линию 5, и с задержкой, определяемой элементом 10, на линию 4-2. Таким образом, сначала (по сигналу линии 5) блокируются трансляторы 12, 13, разрешается работа трансляторов 14 и элементов ИЛИ 16. Здесь происходит отключение первого цепочечного сигнала разрешения в линии 4-1 от периферийных устройств 6 и подключение его к внутренним схемам блоков 7 на линии 4-2. Сигнал с выхода блока 2 по линии 4-2 распространяется только до соответствующего входа блока 7-1, поскольку работа транслятора 15-1 запрещена высоким уровнем с выхода триггера 20-1. Задержка сигнала на линии 4-2 относительно сигнала.на линии 5 необходима для.того, чтобы успели перекоммутироваться трансляторы 12-14. По совпадению низких уровней (низкий уровень для магистрали MIIH — действующий, т.е. соответствующий состоянию "1")на линиях 4-2 и 5 на выходе элемента ИЛИ 16-1 также появляется низкий уровень, поскольку триггеры 20 установлены ранее в единичное состояние. Далее появляется низкий уровень и на выходе элемента ИЛИ 17, что приводит к запуску формирователя 18-1. В остальных блоках 7 формирователи 18 не запускаются, так как до соответствующих блоков 7 не доходит . цепочечный сигнал разрешения.Формирователь 18-1 вырабатывает строб записи или строб чтения в зависимости от состояния линий 25 и 26 сигналов "Ввод" и "Вывод" (на фиг.2 показаны операции вывода, когда формируется строб записи), под воздействием которых регистр 19-1 либо фиксирует информацию, поступающую в информационном цикле на его входы, либо транслирует свое содержимое на информационные линии подшины 3. По окончании строба записи (чтения) формирователь 18-1 выдает сигнал на син5 55 хронход триггера 20 — 1 и на вход бу— ферного элемента 21, который выдает сигнал СИП «а линию 28 подшины 3. Процессор 1 по сигналу СИП снимает сигналы со всех линий подшины 3, при этом блок 2 также снимает сигналы с линий 4-2 и 5, что приводит к исчезновению выходного сигнала формирователя 18- I исчезновению сигнала СИИ и обнулению триггера 20-1, поскольку по положительному фронту в него запишется "0" с входа D, Таким образом, после снятия сигналов, выработанных при первом обращении к селектору 9, триггер 20-1 разрешает работу транслятора 15-1, сигнал на выходе которого тем не менее не появляется, поскольку нет входного сигнала. Кроме того, выходной сигнал триггера 70-1 (высокий уровень) блокирует появление низкого уровня на выходе элемента ИЛИ 17-1, блокируя тем самым работу формирователя 18-1. Цикл адресации второго периферийного устройства начинается с обращения к селектору 9. При этом, как и в первый раз, вырабатываются сигналы на линии 4-1 и 5, но формирователь 18-1 не запускается, поскольку он заблокирован высоким уровнем с выхода триггера 20-1, а сигнал линии 5 проходит открытый транслятор 15-1 и поступает на вход разрешения блока 7-2 (на фиг. 1 не показан), триггер 20-2 которого находится в единичном состоянии. В результате этого в блоке 7-2 происходит формирование строба записи и сигнала СИП так же, как в предыдущем цикле это происходило в блоке 7-1. Этот процесс также заканчивается блокировкой формирователя 18-2 и разрешением работы транслятора 15-2, что при следующем цикле адресации вызовет срабатывание блока 7-3, принадлежащего третьему периферийному устройству 6-3. Если количество циклов адресации превысит то, очевидно, что сигнал СИП не вырабатывается и это будет означать, что адресованы все периферийные устройства 6. В данном случае возможна организация самопроверки устройства, когда количество обращений до . первого безответного сравнивают с эталоном. Контрольное чтение адресов перифе- рийных устройств осуществляется после 1444795 6 Строб чтения вырабатывается элемен5, том ИЛИ 48 по совпадению низких уровней на его входах. их записи с предварительным исполне нием процессором 1 команды с кодом При обычном функционировании сис темы трансляторы 14 отключены высоким уровнем на линии 5, Поэтому независимо от состояния триггеров 20 трансляторы 15 не работают, а трансляторы 12 и 13 этим сигналом включены, т.е. разрешающие входы и выходы 10 всех периферийных устройств 6 подключены соответственно к линии 4-1, что обеспечивает функционирование системы в нормальном режиме. В блоке 2 транслятор 11 также включен, посколь- 15 ку обращение к селектору 9 производится только в режиме. адресации. . Элемент 10 задержки работает следующим образом (фиг.3). Низкий уровень входного сигнала инвертируется элементом НЕ 35, поступает на вход элемента И-НЕ 39 через интегрирующую цепочку резистор 37 — конденсатор 38, что приводит к задержке появления низкого уровня на выходе элемента 25 И-НЕ 39 по отношению к входному сигналу. Формирователь стробов работает следующим образом (фиг.6). По совпадении низких уровней с линии 26 и с дд выхода элемента ИЛИ 17, поступающих на входы элемента ИЛИ=НЕ 41, на выходе последнего появляется высокий уровень, который с задержкой, определяемой параметрами интегрирующей цепочки резистор 42 — конденсатор 44, приводит к появлению низкого уровня на выходе элемента И-НЕ 46. Строб записи формируется элементом И-HE 45. В исходном состоянии с выхода элемента 4О ИЛИ-НЕ 41 поступает низкий уровень, а с выхода элемента И-НЕ 46 — высокий. По появлению высокого уровня на выходе элемента ИЛИ-НЕ 41 срабатывает элемент И-НЕ 45, выдавая низкий уровень до тех пор,пока не появится . низкий уровень на выходе элемента И-НЕ 46. Таким образом, длительность строба записи определяется параметрами интегрирующей цепочки. Диод 43 предназ- начен для быстрого установления формирователя 18 в исходное состояние. Сигнал с выхода элемента И-НЕ 46 поступает также через элемент И 47 на выход формирователя 18. Таким образом, выработка сигнала СИП на выходе элемента И 47 происходит после окончания строба записи. Формула изобретения Устройство для подключения абонентоь к магистрали ЭВМ,содержащее п блоков присвоения адреса, первые выходы которых являются выходами устройства для подключения к адресным входам соответствующих абонентов, причем второй выход i-ro (i=1, и-1) блока присвоения адреса соединен с входом разрешения (i+1)-го блока присвоения адреса, а каждый блок присвоения адреса содержит регистр, выходом соединенный с первым выходом блока присвоения адреса триггер, элемент ИЛИ и три элемента И, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет обеспечения оперативного программного присвоения адресов, в устройство ввден блок управления адресацией, состоящий из селектора адреса, элемента задержки и элемента И, а в каждый блок присвоения адреса введены формирователь стробов, четвертый и пятый элементы И и усилитель, причем вход селектора адреса и первый вход элемента И блока управления адресацией являются входами устройства для подключения к соответствующим шинам магистрали ЭВМ, вход разрешения первого блока присвоения адреса соединен с выходом элемента И блока управления адресацией, вторым входом соединенного с выходом селектора адреса и входом элемента задержки блока управления адресацией и входами блокировки блоков присвоения адреса, информационные входы-выходы которых являются входом-выходом устройства для подключения к информационно-управляющим шинам магистрали 3ВМ, а третьи выходы и входы трансляции блоков присвоения адреса являются соответствующими выходами и входами ус-тройства для подключения к входу разрешения к выходу разрешения соответствующих абонентов, причем в каждом блоке присвоения адреса информационный входвыход регистра, установочный вход триггера, первый и второй информационные входы формирователя стробов и выход усилителя образуютинформационный входвыход блокаприсвоения адреса, первые входы первого и второго элементов > 7 1444795 8 элемента КПИ,инверсный вход третьего выход t элемента ИЛИ, вторым входом элемента И соединены с входом блоки соединеного с выходом пятого элемен ровки блока присвоения адреса, выход та И, вторые входы первого и пятого триггера соединен с первыми входами 5 элементов И подключены к входу разречетвертого и.пятого элементов И, вто- шения блока присвоения адреса, второй ,рыми входами подключенных соответ- вход второго элемента И и выход перственно к выходу третьего элемента И вого элемента И соединены соответсти входу разрешения блока присвоения венно с входом трансляции и третьим адреса, информационный вход триггера 1ð выходом блока присвоения адреса, выподключен к шине нулевого потенциала, ходы второго и четвертого элементов а синхровход — к входу усилителя и И соединены с вторым выходом блока первому выходу формирователя стробов, присвоения адреса, выход элемента второй и третий выходы которого сое- . задержки подключен к входу разрешединены соответственно с входами запи- 15 ния первого блока присвоения адреса. си и чтения регистра, а вход пуска— 1444795 1444795 фИР.4 1444795 Составитель В.Вертлиб Техред А.Кравчук Редактор О.Спесивых Корректор M. Бя< ильева Заказ 6507/49 Тираж 704 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Подписное Производственно.i-полиграфическое предприятие, r. Ужгород, ул. Проеь гная, 4
