Устройство для сопряжения процессоров через общую память в многопроцессорной системе

 

Изобретение позволяет реализовать многопроцессорные системы с высоким быстродействием за счет организации асинхронного обращения процессоров через общую память. Целью изобретения является повышение надежности устройства Это достигается тем, что в устройстве вместо 2к+1 счетчиков адреса, где к определяется количеством подключаемых к устройству процессоров, введены блок оперативной памяти емкостью 2к+1, счетчик, второй блок управления памятью, блок синхронизации и шифратор. 1 ил. а S (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУ БЛИН (51)4 G 0

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ .,„., ":/

Н А STOPCHOMY СВИДЕТЕЛЬСТВУ (21) 4243485!24-24 (22) 18. 03.8 7 (46) 15.12.88. Бюп. Ф 46 (75) Е.М.Ерзаков, И.И.Ерзаков и Т.Г.Ерзакова (53) 681.325(088.8), (56) Патент США У. 4253146, кл. G 06 F 15/16, 1981.

Авторское свидетельство СССР

В 1012232, кл. С 06 F 15/ 16, 1979.

Авторское свидетельство СССР

У 1231508 ° кл. G 06 F 15/16» 1984 °

„„SU„„1 44 00 А1 (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕС.

С0Р0В ЧЕРЕЗ ОБЩУЮ ПАМЯТЬ В МНО OIIPO»

ЦЕССОРНОЙ СИСТЕМЕ (57) Изобретение позволяет реализовать многопроцессорные системы с высоким быстродействием за счет организации асинхронного обращения процессоров через общую память. Целью изоб.— ретения является повышение надежности устройства, Это достигается тем, что в устройстве вместо 2к+1 счетчиков адреса, где к определяется количеством подключаемых к устройству процессоров, введены блок оперативной памяти емкостью 2к+1, счетчик, второй

Е2 блок управления памятью, блок campo- 9 низацни и шифратор. 1 ил.

1444800

Изобретение относится к вычислительной технике и может быть использовано в автоматизированных системах управления для сопряжения процессо5 ров.

Целью изобретения является повышение надежности устройства за счет соФ кращения аппаратурных затрат при Формировании адреса ячейки общей памяти. 1р

На чертеже представлена функциональная схема устройства для сопряжения пр оцес с оров .

Устройства содержит N блоков ввода вывода 1-1-1-N, М входных регистров 15

2 -1-2-N первый-третий мультиплексоЭ ч ры 3-5 блок 6 оперативной памяти, 2 первый и второй дешифраторы 7,8 > пер-

BbIH и второй элементы 9, 10 задержки, первый и второй блоки 11 12 управ- 20 ления памятью, каждый из которых содержит элемент ИЛИ 13, триггер 14, элемент 15 задержки, одновибратор 16, счетчик 17, шифратор 1Я, блок 19 синхронизации, состоящий из элементов

ИЛИ 20, 21 и элемента 22 задержки, блок 23 формирования заявок.

Устройство работает в .режимах "Запись" и "Считывание". В режиме "За пись" данные, которые необходимы за- 30 писать в общую память системы, поступают в блоки ввода-вывода 1-1-1-N под управлением соответствующего процессора системы, что сопровождается выработкой сигнала "1" по выходу кви- 35 тирования записи соответствующего блока ввода-вывода.

С информационных выходов блоков ввода-вывода данные поступают на инФормационные входы первого мульти- 40 плексора 3. При выполнении заявки на запись сообщения в общую память системы по выходу адреса записываемой заявки блока 23 Формирования заявок вырабатывается сигнал 1, 45 который разрешает прохождение требуемых данных на выходы первого мультиплексора 3 и вторые информационные входы второго 4 и третьего,5 мультиплексоров. На выходе признака записи блока 23 формируется сигнал "1"„. который устанавливает второй 4 и третий 5 мультиплексоры в состояние "Запись", при котором на выходы этих мультиплексоров поступает информация

L их вторых информационных входов.

Код с выхода второго мультиплексора 4 образует адрес заданной секции блока

6, в которую производится запись данных, поступающих с выходов первого мультиплексора 3 на выход сообщений устройства. Код с выхода третьего мультиплексора 5 содержит адрес ячейки памяти в заданной секции блока б, по которому производится считывание из блока б в счетчик 17„ а потом запись данных в блок б, поступающих с выходов счетчика 17 на выход устройства, адрес ячейки секции общей памяти системы. Данные, считываемые с информационных выходов блока 6 записываются по информационным входам в счетчик 17 и представляют собой по содержанию адрес ячейки в заданной секции памяти системы, куда записываются сообщения ñ выхода сообщений устройства, После окончания цикла считывания из блока 6, который формируется вторым блоком 12 управления памятью (из блока б в счетчик 17 записывается содержимое ячейки памяти секции адресов записи блока 6), начинается цикл записи в общую память системы, который формируется первым блоком 11 управления памятью. Величина задержки цикла записи в общую память системы определяется элементом задержки в первом блоке управления памятью, После окончания цикла записи в общую память системы с, выхода второго элемента 10 задержки вырабатывается сигнал "1", который поступает на вход стробирования второго дешифратора и разрешает Формирование сигнала "1" IIa одном из его выходов, соответствующего адресу секции, общей памяти системы, куда записывается с.ообщение. С выхода дешифратора 8 с сигнал "1" поступает на соответствующий вход сброса запи ываемой заявки блока 23 для сброса признака заявки на запись сообщения в общую память системы и на соответствующий вход разрешения записи соответствующего. блока ввода-вывода i-1-1-N. После окончания цикла записи и общую па- мять системы параллельно со сбросом записанной заявки осуществляется процесс подготовки записи следующего сообщения в эту же секцию общей памяти системы,, который начинается поступлением сигнала "1" с выхода второго элемента 10 задержки на четвертый вход блока 19 синхронизации. По этому сигналу блок 19 на первом выходе формирует сигнал "1", поступающий на вход

448

Устройство для сопряжения процессоров через общую память в многопроцессорной системе, содержащее с

55 первого по третий мультиплексоры, 2к-1 регистров, где к — число подключаемых процессоров, два элемента задержки, блок формирования заявок, блок управления памятью, 2к+1 блоков суммирования счетчика 17, и после увеличения содержимого счетчика 17 на "1" блок 19 на втором выходе формирует сигнал " 1", поступающий на первый ) вход второго блока 12 управления па— мятью, устанавливая его н режим записи, В режиме записи второй блок 12 управления памятью обеспечивает запись данных с выхода счетчика

17 по информационным входам блока 6 по адресу, который был ранее установлен на адресных входах блока

23. В режиме "Считывание" при выполнении заявки на считывание сообщения из общей памяти системы по одному из выходов адреса блока 23 вырабатывает- ся сигнал "1", который разрешает прием требуемых данных в соответствующий регистр 2-1, 2-N, формирует требование в соответствующем блоке 1-1, 1-N ввода-вывода считанной информации, а также формирует код с выхода шифратора 18, который определяет адрес секции общей памяти системы, откуда 2Ь будет производиться последующие считывания сообщения на вход сообщений устройства. На выходе "Признак считывания" блока 23 формируется сигнал

"1", который устанавливает по вторым З0 входам второй 4 и третий 5 мультиплексоры в режим "Считывание", при котором на выход второго 4 и третьего 5 мультиплексоров соответственно поступают коды с их первых информационных

ЗВ входов и выбирается секция адреса считывания блока 6. Код с выходов второго и третьего 5 мультиплексоров образует соответственно адрес секции общей памяти системы, из которой выби- 40 рается сообщение в соответствующий регистр 2-1, 2-N, и адрес ячейки секции адресов считывания блока 6, в которой хранится адрес ячейки заданной секции общей памяти системы, откуда 4> считывается необходимое сообщение.

Сигнал "1" с выхода "Признак считывания блока поступает на второй вход блока 19, формируя на его третьем выходе сигнал "1", который поступает на второй вход второго блока 12 управления памятью, устанавливая

его режим "Считывание", и на второй вход первого блока 11 управления па- . мятью, устанавливая его в режим

"Считывание". После окончания цикла

"Считывание" иэ блока 6 данные из заданной ячейки блока 6 записываются в счетчик 17 и начинается цикл оо

Считывание иэ памяти системы. После окончания пикап "Считывание" иэ памяти системы на выходе первого элемента 9 задержки вырабатывается сигнал 1", который поступает на вход стробирования первого дешифратора 7 и разрешает формирование сигнала "1" на его выходе, соответствующем адресу считываемой заявки. С этого выхода первого дешифратора 7

"1 поступает на соответствующий вход сброса считанной заявки блока 23, сбрасывает заявку на считывание сообщения из памяти системы и запрещает дальнейший прием информации в соответствующий регистр 2-1, 2-N. После передачи считанного сообщения из соответствующего регистра 2-1, 2-N по соответствующей шине обмена с выхода квинтирования считывания соответствующего блока 1-1, t-N вводавывода на вход разрешения считывания блока 23 поступает сигнал "1", который разрешает продолжить считывание сообщений из заданной секции общей памяти системы, Одновременно со сбросом заявки на считывание по сигналу выполняется процесс подготовки для считывания .следующего сообщения из этой же секции памяти системы, который начинается поступлением сигнала " 1" с выхода первого элемента задержки 9 на третий вход блока 19.

По этому сигналу блок 19 вырабатывает сигнал "1", который поступает с первого выхода этого блока на вход суммирования счетчика 17, и после увеличения содержимого счетчика на

"1" на втором выходе блока 19 формируется сигнал "1", который поступает на первый вход второго блока 12 управления памятью, устанавливая его в режим "Запись". В режиме записи второй блок 12 управления памятью обеспечивает запись данных с выхода счетчика 17 в блок 6 по ранее установленному адресу.

Ф о р м у л а и э о б р е т е н и я

44800 6

45

5 14 ввода-вывода, первый и второй дешифраторы, входы-выходы сообщений блоков ввода-вывода являются входами-выходами шин обмена устройства, выходы сообщений блоков ввода-вывода подключе ны к информационным входам первого мультиплексора, выход которого является выходом сообщений устройства, выходы регистров подключены к входам сообщений соответствующих блоков ввода-вывода, выходы квитирования записи и считывания которых подключены соответственно к входам заявок на запись и входам разрешения считывания блока формирования заявок, выходы второго дешифратора подключены к входам сброса записанной заявки блока формирования заявок и к входам разрешения записи соответствующих блоков ввода-вывода,. выходы первого дешифра тора подключены к входам сброса считанной заявки блока формирования заявок, выходы признака записи и признаъ ка считывания блока формирования заявок подключены соответственно к.первому и второму входам блока управления памятью и соответственно через первый и второй элементы задержки— к входам стробирования первого и второго дешифраторов соответственно, первый и второй выходы блока управления памятью являются выходами режима и стробирования общей памяти устройства соответственно, выходы разрядов адреса, выходы первого мультиплексора подключены к информационным входам второй группы второго мультиплексора, выходы которого подключены к входам первого и второго дешифраторов и являются. выходами группы разрядов адреса секции общей памяти устрвйств, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности за счет сокращения аппаратурных затрат при формировании адреса ячейки общей памяти, в него введены счетчик, блок оперативной памяти, второй блок управления памятью, блок синхронизации и шифратор, выход счетчика является выходом ядре< а ячейки общей памяти устройства и подключен к информационным входам блока оперативной памяти, информационные выходы которого подключены к информационныщ входам счетчика, счетный вход которого подключен к первому выходу блока синхронизации, второй и третий выходы которого подключены соответственно к первому и второму входам второго блока управления памятью, выходы которого подключены к входам режима и строба блока оперативной памяти, адресные входы которого подключены к выхоходам третьего мультиплексора и выходам признака записи блока формирования .заявок, выходы адреса считывания заявки которого. подключены к соответствующим входам разрешения передачи блоков ввода-вывода, к входам стробирования соответствующих регистров и к информационным входам шифратора, выходы которого подключены к первым информационным входам второго и третьего мультиплексоров, вторые информационные входы второго и третьего мультиплексоров подключены к выходу соббщений устройства, первый, второй, третий и четвертый входы блока синхронизации соответственно подключены к выходам признака . записи и признака считывания блока формирования заявок и к выходам первого и зторого элементов задержки, вход сообщений устройства подключен к информационным входам регистров, причем блок синхронизации содержит два элемента ИЛИ и элемент задержки, первый и второй входы первого элемента ИЛИ являются первым и вторым входами блока синхронизации, первый и второй входы второго элемента ИЛИ являются третьим и четвертым входами блока синхронизации, выход второго элемента ИЛИ подключен к входу элемен. та задержки и является первым выходом блока синхронизации, выход элемента задержки является вторым выходом блока синхронизации, выход первого элемента ИЛИ является третьим выз одом бл о ка си ихр о ни з а и .

Составитель Б.Резван

Редактор О.Спесивых Техред А.Кравчук Корректор М.Максимишинец

Заказ 6507/49 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4