Преобразователь равновесного кода в двоичный код

 

Изобретение относится к вычислительной технике. Его использование в системах обработки дискретной информации позволяет повысить быстродействие . Преобразователь содеряй1Т блоки 4 считывания и накапливающий сумматор 7. Благодаря введению блока 1 преобразования равновесного кода в биномиальный, групп 2, 3 сумматоров, дешифратора 5 числа единиц и шифратора 6 в преобразователе осуществляется поразрядное распараллеливание обработка, что и обеспечивает ускорение последней. -2 табл., 1 з.п. ф-лы, 3 ил. (Л

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСНИХ

РЕСГ1УБЛИН д11 4 Н 03 М 7/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

/ x Я,. 1» lg в. РВ

1 1. .

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

12

11

Фиа1 (21) 4305789/24-24 (22) 20.07.87 (46) 15. 12.88. Бюл. В 46 (7 1) Сумский филиал Харьковского политехнического института им. В.И.Ленина (72) А.А.Борисенко, Г.В.Куно и В.А.Соловей (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Ф 165599, кл. G 06 F 5/00, 1962.

Авторское свидетельство СССР

I 1077054, кл. H 03 К 23/00, 1982.

Автоматизированные системы управления и приборы автоматики. Харьков.

1984, В 74, стр. 77-81.

Патент Великобритании В 1340078, кл. С 06 Р 5/00, 1973.

„„SU„„1444956 А 1 (54) ПРЕОБРАЗОВАТЕЛЬ РАВНОВЕСНОГО

КОДА В ДВОИЧНЫЙ КОД (57) Изобретение относится к вычислительной технике. Его использование в системах обработки дискретной информации позволяет повысить быстродействие. Преобразователь содеря(ит блоки

4 считывания и накапливакщий сумматор 7. Благодаря введению блока 1 преобразования равновесного кода в биномиальный, групп 2, 3 сумматоров, дешнфратора 5 числа единиц и шифратора 6 в преобразователе осуществляется поразрядное распараллеливание обработки, что и обеспечивает ускорение последней. 2 табл. 1 з.п. ф-лы, 3 ил. е

Изобретение относится к вычислительной технике и может быть использовано в системах обработки дискретной информации.

Цель изобретения — повьппение быстродействия.

На Фиг. 1 дана функциональная схема преобразователя, на Фиг. 2 — выполнение блока считывания на фиг.3— пример реализации блока преобразования равновесного кода в биномиальный для случая п = 5, К = 4.

Преобразователь равновесного кода в двоичный код содержит блок 1 преоб- 15 раэования равновесного кода в биномиальный,первая и вторая группы 2 и

3. сумматоров, блоки 4 считывания, дешифратор 5 числа единиц, шифратор

6 и накаливакнций сумматор 7. На 20 фиг. 1 обозначены информационные входы 8, входы 9 суммы единиц, входы

10 контрольного числа, тактовый и установочный входы 11 и 12, информационные выходы 13 и выходы 14 суммы 25 единиц.

Блок 4 считывания содержит (фиг.2)

I первый и второй триггеры 15 и 16, элемент ЗАПРЕХ 17, элемент И 18, биномиальный счетчик 19 и элемент 30

ИЛИ 20. На Фиг. 2 обозначены первый— пятый входы 21-25.

Блок 1 преобразования равновесного кода (кода с постоянным весом) в биномиальный переводит двоичный код с постоянным весом в двоичный биномиальный код. Двоичная биномиальная кодовая комбинация из и разрядов содержит не более К единиц и не более и-К нулей в старших разрядах перед младшей единицей, где К— контрольное число и и К О. Для выполнения операции перевода определяется младший разряд кода с постоянным весом, находящийся в нулевом состоянии. Все единичные разряды, если они есть, стоящие справа от этого. разряда, инвертируются, а последний разряд отбрасывается. Все старшие разряды остаются без изменений. По сравнению с биномиальным кодом код с

50 постоянным весом имеет дополнительный младший разряд.

Особенностью биномиальных кодов является то, что вес каждого разряда к\ 55 равен сочетанию С, для данного разряда (k = К вЂ” q — контрольное число данного разряда, и — номер данного разряда, q — количество старших

6 2 разрядов биномиального кода, в которых содержатся единицы) . Вычисление сочетаний выполняется только для тех разрядов, в которых содержатся единицы.

Преобразование равновесного кода в биномиальный для конкретных п и К описывается следующей системой уравнений:

У 1 2

У2 = (Х + Х2) Хз

y, = (Х, + ... + Х,,).Х„ у = Хк 1 у = Хпм где Х у — разряды соответственно

1 1 равновесного и биномиального кодов, Для случая и = 5, К = 4 блок 1 вьптолнен (Фиг.3) на К вЂ” 2 = 2 элементах ИЛИ 26 и К вЂ” 1 = 3 элементах

И 27. На фиг. 3 обозначены первые и вторые входы 28 и 29 и выходы 30, причем на первые входы 28 подаются инверсии первых трех разрядов равновесного кода, а на вторые входы 29— разряды того же кода со второго по шестой. !

Счетчик.19 в блоке 4 должен иметь возможность перестраиваться на различные значения контрольного числа.

В качестве такого счетчика применен биномиальный счетчик, достоинством которого является возможность перестраиваться на различные значения контрольного числа электрическими сигналами .без введения специального коммутатора. С этой .целью счетчик

19 в блоке 4 настраивается на К = п а вторые выходы одноименного сумматора 3 второй группы подключаются ко второй группе входов сумматора старшего разряда указанного счетчика, являющихся третьими входами 23 блока 4.

В качестве дешифратора 5 числа единиц можно использовать, например, сумматор, примененный в известном счетчике. его работа иллюстрируется табл. 1.

Алгоритм работы преобразователя равновесного кода в двоичный выглядит так. Равновесный код преобразуется в биномиальный, затем для каждого

1444956 разряда вычисляется количество единиц q, расположенных в старших разрядах. Затем вычисляется контрольное число К вЂ” q для этого разряда и значение соответствующего сочетания.

Полученные сочетания суммируются.

Сумма представляет собой двоичньп эквивалент преобразуемого кода с постоянным весом. 10

Процедуру преобразования поясним на примере для нескольких кодовых;: комбинаций с постоянным весом. В табл, 2 приведены все этапы алгоритма преобразования для трех кодовых комбинаций с К 3 и и 5.

Преобразователь работает следую щим образом.

Работу преобразователя рассмотрим для входной кодовой комбинации с постоянным весом 011100, которой соответствует биномиальная кодовая комбинация 01110. Процедура преобразования выполняется для 2, 3 и 4 разря- 25 дов поскольку 1 и 5 разряды нулевые.

Сумматоры 2. 2-2.4 подсчитывают количество единиц q в старших разрядах.

Сумматоры 3.2-3.4 подсчитывают контрольное число К-q в своих разрядах. 30

Поскольку 5-й разряд нулевой, на входах сумматоров 2.4 и 3.4, соединенньж с выходами сумматора 2.5, присутствует нулевой сигнал. На другой вход сумматора 2.4 и на выход 14 блока 4.4 считывания поступает единич35 ный сигнал с выхода четвертого разряда блокЪ 1. На другие входы сумматора 3.4 поступает контрольное число К = 3. На вторых выходах суммато- 40 ра 3 ° 4 появляется контрольное число четвертого разряда К-q = 3 — 0 = 3.

На первом выходе сумматора 3.4 присутствует нулевой сигнал. Единичный сигнал появляется здесь только в случае К-q = n

В блоке 4 считывания (фиг.2) подготовлен к приему тактовых импульсов со входа 24 элемент ЗАПРЕТ 17, а элемент И 18 закрыт нулевым сигналом по входу 22 с первого выхода сумматора 3.4. Счетчик 19 настроен на С, = С = 4 сигналом по входам

N +

23 со вторых выходов сумматора 3.4.

Таким образом, тактовые импульсы со входа 11 преобразователя через вход

24 блока 4.4 считывания проходят через элемент ЗАПРЕТ 17 на счетный вход счетчика 19 и через элемент

ИЛИ 20 и выход блока 4.4 считывания — на соответствующий вход депп фратора 5 числа единиц.

После прохождения четвертого тактового импульса на выходе счетчика

19 появляется сигнал переноса, которьп устанавливает триггер 16 в единичное состояние. На выходе триггера

16 устанавливается нулевой сигнал, запрещающий дальнейшее прохождение тактовых импульсов через элемент

ЗАПРЕТ 17 .

Аналогично для третьего и второго разрядов с той разницей, что для третьего разряда К - q 3 — 1 2 и С = 3, а для второго K - -q 3— — 2 = 1 и С = 2. Сигналы на входах дешифратора 5 появляются во всех единичных разрядах параллельно по тактовым импульсам.

Дешифратор 5 имеет количество вьг ходов, равное наибольшему возможному числу единиц на его входах. В рассматриваемом примере это число 5.

Единичный сигнал одновременно может присутствовать только на одном из выходов дешифратора 5, номер которого соответствует количеству единиц на его входах.

Шифратор 6 на своих выходах формирует двоичное слово, отображающее йомер возбужденного выхода дешифратора 5.

Накапливающий сумматор 7 формирует .на своих выходах двоичное слово, соответствующее кодовой комбинации с постоянным весом на входах 1 преобразователя, в рассматриваемом случае это число 1001

Таким образом, преобразователь равновесного кода в двоичный за счет поразрядного распараллеливания работы обеспечивает повьппение быстродейст-. вия. формула изобретения

1. Преобразователь равновесного кода в двоичный код, содержащий блоки считывания и накапливающий сумматор, выходы которого являются информационными выходами преобразователя, отличающийся тем, что, с целью повьппения быстродействия, в преобразователь введены дешифратор числа единиц, шифратор, первая и вторая группы сумматоров и блок преобразования равновесного кода в би15

Таблица 1

Номера входов омера

ыходов единичыми сигалами

3 2

0 1

1 1 0

1 . 1 0

0 1

1 0

0 0

0 1

0 1

Таблица 2

Биномиальный

Код с постоян.

5 4 3 2 1 5

4 3 2 1 вес код

010011 01000 0 0 1 1 1 3 3 2 2 2 - 4 — — — 0100

010110 01011 0 0 1 1 2 3 3 0 2 1 — 4 — 2 0 0110

011100 01110 0 0 1 2 3 3 3 2 1 0 — 4 3 2 — 1001

5 14449 номиальный, входы которого являются информационными входами преобраэ ователя, первый — n-й выходы блока преобразования равновесного кода в биномиальный (n — разрядность бнноми5 ального кода) подключены к первым входам одноименньм сумматоров первой группы и одноименных блоков считывания, первые входы первого — n-ro сумматоров второй группы объединены и являются входами контрольного числа преобразователя, вторые входы и-х сумматоров обеих групп объединены и являются входами суммы единиц преобразователя, вьиоды и-ro — второго сумматоров первой группы подключены к вторым входам (n-1)-х— первьи сумматоров обеих групп, выходы первого сумматора первой группы являются выходами суммы единиц преобразователя, первые и вторые выходы первого — п-ro сумматоров второй группы соединены соответственно с вторыми и третьими входами одноимен- Z5 ных блоков считывания, четвертые и пятые .входы которых соответственно объединены и являются тактовым и установочным входами преобразователя, выходы блоков считывания подключены к соответствующим входам дешифратора числа единиц, выходы которого соединены с входами шифратора, выходы которого подключены к входам накапливающего сумматора.

2. Преобразователь по п.1, о т— л и ч а ю шийся тем, что блок считывания содержит биномиальный счетчик, элемент ИЛИ, первый и второй триггеры, элемент И и элемент

ЗАПРЕТ, первый разрешающий вход которого объединен с первым входом элемента И и является первым входом

56 6 блока, запрещающий вход элемента ЗАПРЕТ объединен с вторьм входом элемента И и является вторым входом блока, входы установки биномиального счетчика являются третьими входами блока, третий вход элемента И объединен с вторым разрешающим входом элемента ЗАПРЕТ и является четвертым входом блока, выход переполнения биномиального счетчика соединен с

S-входом второго триггера, R-вход которого объединен с R-входом первого триггера. н является пятым входом блока, инверсные выходы первого и второго триггеров соединены соответственно с четвертым входом элемента

И и третьим разрешающим входом элемента ЗАПРЕТ, выходы которых подключены соответственно к S-входу первого триггера и первому входу элемента

ИЛИ и к счетному входу биномиального счетчика и второму входу элемента

ИЛИ, вьиод которого является вьмодом блока.

1444956 о.s гн ги

29.1

ЗМ ЛИ 303

Составитель О.Ревинский

Техред JI.Cåðäþêîâà Корректор И.Муска

Редактор И.Сегляник

Заказ 6515/57

Тираж 929 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4