Кодер двоичного кода 3в4в-3

 

Изобретение относится к электросвязи и может найти применение в цифровых системах передачи, организованных по оптико-волоконным и радиорелейным линиям связи. Целью изобретения является повышение помехоустойчивости кодера. Устройство содержит блок 1 синхронизации, формирователь 2 выходного сигнала, элемент НЕ 3, последовательный регистр 4, формирователь 5 синхросигнала кодовых групп, параллельный регистр 6, блок 7 преобразования кода, формирователь 8 тактовой частоты, элемент , 9 управления и элемент НЕ 10, 3 з.п. ф-лы, 4 ил., 8 табл.

СОЮЗ СОаЕТСНИХ

СОЩ4АЛИСТИЧЕСКИХ

РЕСПУБЛИК (!9! !1г!. (5!) 4 Н 03 M !3/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АSTOPCHÎMY СВИДЕТЕЛЬСТВУ

" *3

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР по делАм изоБРетений и ОткР9тий (21) 4067200/24-24 (22) 01.04.86 (46) 15,12.88. Бюл. Р 46 (72) И,11, Котиков

{53) 621,391(088.8) (56) Мурадян А.Г. и Гинзбург С.А.

Системы передачи информации по оптическому кабелю, 1!.: Связь, 1980, с. 137.

Авторское свидетельство СССР

Р 815953, кл. Н 04 Ь 5/On, 1981. (54) КОДЕР ДВОИЧНОГО КОДА ЗВ4В-3 (57) Изобретение относится к электросвязи.и может найти применение в пифровых системах передачи, организованных по оптико-волоконным и радиорелейным линиям связи. Целью изобретения является повышение помехоустойчивости кодера. уСтройство содержит блок синхронизации, формирователь 2 выходного сигнала, элемент НГ 3, последовательный регистр

4, формирователь 5 синхросигнала кодовых групп, параллельный регистр 6, блок 7 преобразования кода, формирователь 8 тактовой частоты, элемент

9 управления и элемент НЕ 10, 3 з.п. ф-лы, 4 ил., 8 табл.

1444964

Изобретение относится к электросвязи и может быть использовано для передачи цифровой информации по волоконно-оптическим и радиорелейным

5 линиям связи

Цель изобретения — повышение помехоустойчивости кодера.

На фиг. 1 приведена структурная схема кодера двоичного кода ЗВ4В-З; lp на фиг. 2 — временные диаграммы работы устройства; на Фиг. 3 — практическая реализация Формирователя первого символа в кодовой группе; на фиг. 4 — счетчик цифровой суммы на !5 границе кодовых групп.

Кодер содержит блок 1 синхронизации, формирователь 2 выходного сигнала, элемент HE 3, последовательный регистр 4, формирователь 5 синхросиг- 20 нала кодовых групп, параллельный регистр 6, блок 7 преобразования кода, формирователь 8 тактовой частоты, блок 9 Фазовой автоподстройки часто— ты и элемент НЕ 10. 25

Блок 1 синхронизации содержит зле— мент НЕ 11, фазовый детектор 12, делители 13 и 14 частоты.

Блок 7 преобразования кода содер— жит триггеры 15-18, счетчик 19 пифро- 30 вой суммы на границе кодовых групп, счетчик 20 цифровои суммы в кодовой группе, элемент 21 памяти, формирователи 22-25 символа в кодовой группе.

Формирователь 2 выходного сигнала содержит триггер 26 и мультиплек-. сор 27.

На фиг. 2 показаны следующие сиг— налы: а — исходный двоичный сигнал; б — тактовый сигнал на выходе первого 40 элемента НЕ 3; в,г и д — сигналы на выходах последовательного регистра

4;, е — сигнал на выходе формирователя 5 синхросигнала кодовых групп; ж - сигналы на выходах параллельного 5 регистра 6; з — сигналы на выходах элемента памяти 21; .и, к, л, м сигналы на выходах формирователей первого 22, второго 23, третьего 24 и четвертого 25 символов в кодовой группе соответственно; н — сигнал на выходе делителя 13 частоты; о сигналы на выходах первого, второго, третьего и четвертого триггеров 15„

16, 17 и 1.8; и — сигналы на выходах счетчика 20 цифровой суммы в кодовой группе;, р — сигналы на выходах счетчика 19 цифровой суммы на границах кодовых групп; с — сигнал на выходе элемента НЕ 11; т — сигнал на выходе первого делителя частоты на два 23; у — сигнал на выходе Формирователя 8 тактовой частоты; ф — сигнал на выхо.де мультиплексора 27; х — сигнал на выходе элемента !!Е 10; ц — сигнал на выходе устройства.

Устройство работает следующим образом.

Преобразование по закону кодирования ЗВ4В-З осуществляется в соответствии с табл. 1, В табл 1 рядом с каждой кодовой группой указано значение цифровой суммы, определяемое как алгебраическая сумма амплитуд импульсов в кодовой группе при условии, что символам

О и 1 кода поставлено в соответствие нормированное напряжение -1 и +l.

В табл 1 имеется три алфавита, каждый из которых используется при соответствующем значении текущей цифровой суммы (ТЦС) на границах кодо— вых групп к моменту поступления коди— руемой группы. ТЦС определяется как алгебраическая сумма амплитуд импульсов в переданном сигнале от начала передачи до настоящего момента.

Например, если к моменту передачи кодируемой группы 001 (табл. 1)

TUC = -2, то эта группа передается кодовой группой 1101 в ЦС в группе, равной +2. При этом, ТЦС к моменту поступления следующей кодируемой группы будет равна (-2)+(+2)= (О) и следуюшая группа будет кодироваться группой из алфавита -2 с ТЦС = О.

Как -следует из алгоритма кодирования тактовая частота линейного сигнала повышается в 1,33 раза. При этом, в устройстве количество уровней в передаваемом линейном сигнале равно двум, что позволяет, при равенстве тактовых частот линейного сигнала, повысить помехоустойчивость передаваемого сигнала примерно в два раза.

Двоичный сигнал (фиг. 2,а) запи— сывается в последовательный регистр

4 (фиг. 1, фиг. 2, в,г,д) тактовым сигналом с выхода элемента HE 3 (Фиг. 2,б) и переписывается синхро— сигналом кодовых групп (Фиг. 2,е), поступающим с выхода формирователя 5 синхросигнала кодовых групп, в параллельный регистр 6 (Фиг. 2,ж). Сигналы с выходов параллельного регистра

6 (фиг. 2,ж) поступают на соответствующие входы формирователей 22, 23, 24

1444964 и 25 первого, второго, третьего и четвертого символов в кодовой группе.

На остальные входы этих формировате— лей 22 — 25 поступают сигналы с выхода элемента 21 памяти (фиг. 2,з), 5 несущие информацию о значении TIIC в сигнале. Так, например, соотношение сигналов на фиг. 2,з 00 соответству— ет значению TI!C = О, 1Π— ТЦС = +2 и =1 — ТЦС = — 2. В соответствии с этим формирователи 22 — 25 формируют на своих выходах символы кода ЗВ4 — 3 (согласно табл. 1), представленные в параллельном виде (фиг. 2,и,к,л,м). 15

На фиг. 2 первое преобразование выделено жирной линией. Группа 001 (фиг. 2,а,ж) при ТЦС = О (фиг. 2,з) кодируется группой IIOI (фиг. 2,и, к,л,м) !см. табл. 1). 20

Сигналы с выходов формирователей

22 — 25 (фиг. 2,и к,л,м) поступают на информационные входы соответствующих триггеров 15, 16, 17 и 18, на тактовые входы которых подается сигнал с выхода второго делителя 13 частоты (фиг. 2,н). Сигналы с выходов триггеров 15 — 18 (фиг. 2,о) поступают на соответствующие входы счетчика

20 цифровой суммы в кодовой группе, сигналы на выходе которого (фиг.2,п) несут информацию о цифровой сумме в кодовой группе: 00 — ЦС = 0; 01

ЦС = -2; 10 — ЦС = +2. Закодированные в двоичном виде значения ЦС в кодовой группе,фиг. 2,п) поступают на входы счетчика 19 ЦС на границе кодовых групп, на другие входы которого с выходов элемента 21 поступают значения

ТЦС на границе кодовых групп, пред40 ставленные также в двоичном виде (фиг. 2,з). Сигналы на выходе счетчика 19 изображены на фиг. 2,р.

Синхрониз апия сигналов, участвующих в обработке и преобразовании двоичного 45 сигнала (фиг. 2,а}, осуществляется с помощью блока 1 синхронизации, а временные соотношения между ними представлены на фиг. 2,б,е,н,с,т,у,х.

Сигналы с выходов триггеров 15-18 (фиг. 2,о) поступают на соответст-. вующие информационные. входы мультиплексора 27, на адресные входы которого поступают сигналы с выходов (фиг. 2,с,т) делителей 13 и 14 частоты. Импульсы тактовой частоты линейного сигнала (фиг. 2,у) с выхода формирователя 8, инвертируются элементом 10 НЕ (фиг. 2,х} и поступают на тактовый вход пятого триггера 26, на информационный вход которого поступает сигнал с выхода мультиплексора 27 (фиг. 2,ф). Триггер 26 необходим для устранения пролезаний на выходе мультиплексора 27 и формирования сигнала двоичного кода ЗВ4В-З (фиг. 2, ц) .

Последовательный 4 и параллельный

6 регистры могут быть выполнены в ви де тактируемых регистров íà D-триггерах, а формирователь 5 синхросигнала кодовых групп — в виде делителя частоты на три. Фазовый детектор 12 может быть выполнен в виде цифрового фазового детектора на D-триггере, на схеме И и т.д. Формирователь 8 тактовой частоты может быть выполнен в виде задающего генератора тактовой частоты, а блок 9 — в виде, например, последовательно соединенных фильтра нижних частот, усилителя и варикапа, управляюпгего частотой генератора.

Формирователи 22 - 25 первого, второго третьего и четвертого симР волов в кодовой группе должны быть выполнены в соответствии с таблицей истинности, представленной в табл. 2 и полученной из таблицы преобразования ЗВ4В-3 (табл. 1)

В табл.2 А и  — сигналы с выхода элемента 21 памяти (фиг. 2,з), Х, »

Х гг — входные символы (фиг. 2»ж}»

7,, Уд, У, У вЂ” символы кода Ьиг. 2,v,ê,ë,M). B соответствии с табл. 2 получены таблицы истинности формирователей 22 — 25 первого, второго, третьего и четвертого символов в кодовой группе (фиг. 1).

В табл. 3 приведена таблица истинности формирователя 22 первого символа в кодовой группе.

В табл. 3 введены следующие обозначения: х- безразличное состояние.

Под табл. 3 приведены сигналы, котб-, рые необходимо подать на информационные входы мультиплексора типа КП7.

В табл. 4 приведена таблица истинности формирователя 23 второго символа в кодовой группе.

В табл. 5 прчведена таблица ис" тинности формирователя 23. третьего символа в кодовой группе.

В табл. 6 приведена таблица истинности формирователя четвертого символа в кодовой группе.

Формирователи 22-25 в соответствии с табл. 3-6, могут быть выполне-

5 14449 ны на мультиплексорах типа КП7, При- мер реализации формирователя первого сигнала в кодовой группе 8 приведен в табл. 3.

В соответствии с табл. 1 получена табл. 7.

В табл. 7 приведена таблица истинности счетчика цифровой суммы в кодовой группе. 10

Hs табл. 7 следует, что счетчик

ЦС в кодовой группе 20 реализуется на логических элементах типа 2И-HE и 4И-НЕ, где выходные сигналы Е, и

Е счетчика 20 описываются следуют щими логическими функциями:

1 2 3 1 2 3

2 3

Z2 — 7,7273у1 у,у2узу4

Таблицы истинности счетчика

ЦС на границах кодовых групп 19, полученные с помощью табл. 1, представлены в табл. 8.

25

Пример реализации счетчика 19 цифровой суммы на границе кодовых групп на мультиплексорах типа КП2 в соответствии с табл. 8 представлен на фиг. 4.

Формула изобретения.

1. Кодер двоичного кода 384В-З . содержащий формиров атель синхросигнала кодовых групп, вход которого З5 является сийхронизирующим входом кодера, блок преобразования кода и формирователь тактовой частоты, отличающийся тем, что, с целью повышения йЬмехоустойчиво- - 40 сти, введены элементы НЕ, блок син— хронизации, элемент управления, формирователь выходного сигнала, параллельный регистр и последовательный регистры, вход пЕрвого элемента НЕ 45 объединен с входом формирователя синхросигнала кодовых групп, выход подключен к входу синхронизации последовательного регистра, выходы которого подключены к информационным входам параллельного регистра, первый, второй.и третий выходы которого подключены к одноименным входам блока преобразования кода, выход формирователя синхросигнала кодовых групп подключен к синхронизирующему входу параллельного регистра и первому входу блока синхронизации, первый выход которого. через элемент б4 управления подключен к входу формирователя тактовой частоты, выход которого через второй элемент НЕ подключен к тактовому входу формирователя выходного сигнала и непосредстг венно к второму входу блока синхрони-. зации, второй выход которого подключен к четвертому входу блока преобразования кода, выходы которого подключены к информационным входам hopмирователя выходного сигнала; третий выход блока синхронизации подключен к пятому входу блока преобразования кода и первому адресному входу формирователя выходного сигнала, четвертый выход блока синхронизации соединен с вторым адресным входом формирователя выходного сигнала, выход которого является выходом кодера, информационный вход последовательного .регистра является информационным входом коде— ра.

2. Кодер по и. 1, о тлич аюшийся тем, что блок преобразования кода содержит первый — четвертый триггеры, счетчик цифровой суммы в кодовой группе, счетчик цифровой суммы на границе кодовых групп, элемент памяти и формирователи символа в кодовой группе, первые, вторые и третьи информационные входы формирователей символа в кодовой группе объединены соответственно и являются первым, вторым и третьим входами блока, выход каждого формирователя символа в кодовой группе подключен к первому входу одноименного триггера, выходы всех триггеров подключены к соответствующим входам счетчика цифровой суммы в кодовой группе, выходы которого подключены к информационным входам счетчика цифровой суммы на границе кодовых групп, выходы которого подключены к информационным входам элемента памяти, выходы которого подключены к соответствующим адресным входам счетчика цифровой суммы на границе кодовых групп и формирователей символа в кодовой группе, тактовый вход элемента памяти является четвертым входом блока, вторые входы всех триггеров объединены и являются пятым входом блока, выходы всех триггеров являются выходами блока.

3. Кодер по и. 1, о т л и ч а юI шийся тем, что формирователь выходного сигнала содержит триггер

Таблица 1

Кодируемые Алфавит- UC в Алфавит-2 UC в Алфавит-3 ЦС в группы ТЦС= -2 группе ТЦС = 0 группе ТЦС = +2 группе

OOll

001 l 0

001 1

000

0100

1101

1101

001

1001

1001

1001

010

0101

0101

O l0 l

O1l

1010

1010

100

0110

0110

0110

101

0010

OOlO

1011

110

1100

1 1ОО

l 100

Т а б л и ц а 2 г > -э Т» ) -г Тэ J

01 0 0 0 0 0 1 1

01 0 0 1 1 1 0 1

01 0 1 0 1 0 0 1

Ol 0 1 1 0 1 0 1

01 1 0 0 1 0 1 0

0l 1 0 1 0 1 1 0

О1 1 1 0 1 0 1

1 1 1 1 1 0 0

00 О 0 0 0 0 1 1

00 0 0 1 1 1 0 1

1444 и мультиплексор, выход которого подключен к первому входу триггера, второй вход и выход которого являются соответственно тактовым входом

5 и выходом формирователя, информационные и первый и второй адресные входы мультиплексора являются одноименными входами формирователя.

1О

4, Кодер поп. l, о тличаюшийся тем, что блок синхрониза-. ции выполнен на делителях частоты, фазовом детекторе и элементе НЕ, вы964 8 ход которого является вторым выходом блока, выход первого делителя частоты подключен к входу второго делите ля частоты и является четвертьв» выходом блока, выход второго делителя частоты подключен к входу элемента

НЕ, первому входу basosoro детектора и является третьим выходом блока, второй вход фазового детектора, его выход и вход первого делителя частоты являются соответственно первыми входом и выходом и вторьи входом блока.

1444964

Продолжение табл.2.:Х Ь

00 0 1 0 l О О l

00 О 1 !

О 1 О 1

00 1 О О

1 О 1 О

00 1 О 1 О 1 I О.

ОО 1 1 О О 0 1 О

1 1 1

ОО

1 1 О О

l0 0 ° 0 0 0 0 1 1

10 О 0 I 0 I О О

10 О 1 О l О О 1

lO О 1 1 0 1 0 1

10 1 0 0 1 О 1 О

I 0 0 1 1 0

1 0 О О 1 О ! 1 1 I 1 О 0

10.Таблица 3

АВ Х Х Хз - Yг Т Ум 7 .

000 001 010 011 100 101 110 111

00 О 1 1 0 1 0 0 1

01 0 1 l 0 1 0 I !

10 О 0 1 О I О 0 1

11 х х х х х х х х! А + 1 + J в +!

1444964

Таблица 4

АВ Х Ху Х У 7 Тз 7 7 000 001 010 011 100 101 110 ) 11

00 0 1 0 1 0 1 0 1

01 0 1 0 1 0 1 0 1

10 0 1 0 1 0 1 0 1

ll х х х х м .х

1 + 1» + . 1 + J +

Таблица 5

I!

Х(Хя 3 2 3

000 001 010 011 100 101 110 111

00 1 0 0 0 1 1 1 0

01 1 0 0 0 1 1 0

10 1 0 0 0 1 .! 0

l1 х х м м х х х х

Таблица 6

Ав)х, (х Iõ", lò"„ I.ò", )т, Iò", (т

01 ! 1 1 0 0 1 О

10 1 0 1 1 0 0 0 0

11 х х х

+ А + х х х х

+ J J В 1

000 001 010 011 100 10! 110 111

00 1 1 1 1 0 0 0 0

14449б4

Таблица 7

7, Yé тю т4 Z zã т, тг тю. v4 Z, Z

О О О О Х Х 1 О, О О Х Х

Х Х

О 1

О 0

О 1

О О

О 0

1 1 1 1 х х х х

Таблица 8 AB

7 Z2 00 01 11 IO АВ

z zz

00 01 11 10

0 1 О О

1 х О О

ОО О О

00

О х О 1

01 х х О х 11 х

0 х

1 0 Р х 0

z, 1: Т

2.О О О l

0 О О

0 О 1 1

О l О О

0 l О 1

О 1 1 О

О 1 1 1

l О О 1 О О

1 О 1 О О 0

0 1 l I О

1 1 О О О 0

1 1 О I О ! 1 О х х

1444964

0 О 1 О 1 0 О О 1 1 7 1 Ю

g 7 8

Е

1 8

8 1 д е с=о

А г, А1

С

У Р

1444964

Составитель О. Тюрина

Техред Л, Олийнык

Корректор М. 1!емчик

Редактор И. Сегляник

Заказ 6516/58 Тираж 929 Подпис но е

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

133035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4