Устройство для односторонних сдвигов двоичных кодов с контролем

 

Изобретение относится к вычислительной технике и может быть использовано в процессорах быстродействующих ЦВМ. Цель изобретения - сокращение оборудования устройства. Устройство содержит узлы 1, 2 сдвига информации, узел 3 сдвига контрольных разрядов, узел 4 сдвига группы битов, первый и второй узлы 5, 6 свертки по модулю два, первый узел 7 сравнения, коммутатор 8, первый информационный вход 9 устройства, группу 10 узлов свертки по модулю два, информационный выход 11 устройства, группу 12 выходов контрольных разрядов устройства, третий узел 13 свертки по модулю два, второй узел 14 сравнения, элемент ШШ 15, выход 16 неисправности устройства, входы 17, 18 задания величины сдвига групп и битов устройства соответственно, вто рой информационный вход 19 устройства , входы 20, 21 контрольных разрядов устройства. В устройстве обеспечивается непрерьгоный полный контроль по модулю два. 1 ил. с S (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)4 G 06 F 7 38 11/10

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

tlQ ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ЖНТ СССР (21) 4146529/24-24 (22) 14.11.86 (46) 23.12.88. Бюл. У 47 (72) А.А.Самусев, А.А.Шостак и В.А.Крупин (53) 681.3 (088.8) (56) Заявка Великобритании и 2119976, кл. G 06 F 7/00, 1983.

Авторское свидетельство СССР

У 1297055, кл. С 06 Р 11/10,1985. (54) УСТРОЙСТВО ДЛЯ ОДНОСТОРОННИХ

СДВИГОВ ДВОИЧНЫХ КОДОВ С КОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано в процессорах быстродействующих ЦВМ. Цель изобретения— сокращение оборудования устройства.

Устройство содержит узлы 1, 2 сдвига информации, узел 3 сдвига контроль„„SU„„1446617 А1 ных разрядов, узел 4 сдвига группы битов, первый и второй узлы 5, 6 свертки по модулю два, первый узел 7 сравнения, коммутатор 8, первый информационный вход 9 устройства, группу 10 узлов свертки по модулю два, информационный выход 1 1 устройства, группу 12 выходов контрольных разрядов устройства, третий узел 13 свертки по модулю два, второй узел 14 сравнения, элемент ИЛИ 15, выход 16 неисправности устройства, входы 17, 18 задания величины сдвига групп и битов устройства соответственно, вто рой информационный вход 19 устройства, входы 20, 21 контрольных разрядов устройства. В устройстве обеспечивается непрерывный полный контроль по модулю два. 1 ил.

1446617

Изобретение относится к вычислительной технике и может быть использовано в процессорах, быстродействующих qBM.

Целью изобретения является сокращение оборудования устройства.

На чертеже изображена функциональная схема устройства.

На схеме показаны узлы 1 и 2 сдви- 10

ra информации, узел 3 сдвига контрольных разрядов, узел 4 сдвига группы битов, первый и второй узлы 5 и 6 свертки по модулю два, первый узел 7 сравнения, коммутатор 8, первый информационный вход 9 устройства, груп" па 10 узлов свертки по модулю два, информационный выход 11 устройства, группа 12 выходов контрольных разрядов устройства, третий узел 13 сверт- 20 ки по модулю два, второй узел 14 сравнения, элемент ИЛИ 15, выход 16 неисправности устройства, вход 17 задания величины сдвига групп устройства, вход 18 задания .величины 25 сдвига битов устройства, второй информационный вход 19 устройства, входы 20 и 21 контрольных разрядов устройства.

Первый узел 1. сдвига информации обеспечивает сдвиг двоичного N-разрядного кода, поступающего на первый информационный вход 9 устройства в

Одну сторону (например, вправо) на количество бит, кратное величине К, где К е.2, а через второй информацион-

35 ный вход 19 устройства осуществляет вдвигание в освободившиеся разряды (слева) соответствующее количество гру" бв по, К битов в кдой груп- О пе (М-1)-разрядного кода.

Количество групп битов по К битов в каждой группе задается путем установки на входе 17 устройства соответствующего кода, значение M котороГМ1 го может быть равным И = 0,1,2... — p где (Х) означает ближайшее целое число, меньшее. Х.

При этом в узле 1 осуществляется сдвиг кодов вправо (с описанным вдвиганием) на количество соответственно

ГN1

В узле 2 осуществляется сдвиг. 55 (вправо) кода, установленного .. на выходе узла 3 с вдвиганием в осво+. бождаемые разряды (слева) битов кода, установленного на выходе коммутатора 8, на количество битов, равное m,ãäå ш = О, 1, 2,..., (К-1).

При этом сдвинутый и вдвинутый коды передаются на информационный выход

11 устройства. Код величины сдвига в пределах О 4 m

Разрядность выхода 11 устройства равна N, а выхода коммутатора 8— (К-1) .

Узел 3 функционирует так же, как и узел 2, с тем отличием, что разрядность его входа 20 и выхода

ГИ1 равна ((— ) + 1) . (к)

Узел 4 функционирует так же, как и узел 2, с тем отличием, что разрядность его входов сдвигаемого и вдвигаемого чисел равна соответственно К и (К-1).

Коммутатор 8 предназначен для передачи на выход сигналов битов первой относительно направления сдвига не вдвинутой группы битов кода с входа

19 устройства, кроме последнего относительно направления сдвига бита в группе битов.

Так, например, если пронумеровать группы бит кодов на входах 19 и 9 устройства (и, следовательно, группы разрядов входов 19 и 9) в соответствии,с направлением сдвига (например, вправо) цифрами О, 1, 2,..., (— то

Г N1 при задании на входе 18 кода со значением, равным 3, группы бит кода на входе 18 с номерами О, 1, 2 будут вдвинуты в сдвинутый код на выходе узла сдвига, а сигналы группы с номером 3 с помощью коммутатора 8 будут переданы íà его выход.

Устройство работает следующим образом.

В исходном состоянии на входе 9 устройства уетанавливается И-разрядный сдвигаемый код, на входе 19 устройства устанавливается вдвигаемый код. На входе 20 устройства усГN1 танавливается ((- ) + 1)-разрядный (К.! код контрольных сигналов, значение которых в каждом i-м разряде соответствует сумме по модулю два сигнала в соответствующей i-группе разрядов кода на входе 9, где i

ГN1

О, 1. °... (-). На входе 21 ус

44(617 з

1 ройства устанавливается код контрольных сигналон, значение которых в каждом разряде, как и для входа

20 устройства, соответствует сумме по модулю два сигналов в соответствующей группе разрядов кода на входе 19 устройства. На входе 17 устройства устанавливается код величины сдвига на количество разрядов, кратное К, т.е. на количество групп раз1N1 рядов M где 0 < Г1 (— ). Ha входе 18

t устройства устанавливается код величины m битных сдвигов в пределах

0 (m К-l .

Код, установленный на входе

9 устройства, например, равный

111101i i00110001 (при 0=16), сдвигается в узле 1, например, вправо на

M К = 8 ... бит (при Г1 = 2, К = 4), а с входа 19 устройства в освобождаемые разряды сдвигается соответствующая часть кода, равного, например, 1i101l1001i000i. В результате на выходе узла 1 сдвига информации сформируется код 0011000111110111.

Код контрольных разрядов, установленный на входе 20 устройства и равный 0101, сдвигается право в узле

3 на M=2 бита, а код установленный на входе 21 устройства и равный 101, вдвигается в узел 3 в освобождаемые разряды слева на два разряда правой частью кода. В результате на выходе узла 3 сдвига формируется код 0101.

При этом на крайнем правом разряде выхода узла 3 сдвига устанавливается логическая "1", а на входах остальных .разрядов — код 010. Из групп разрядов 0001, 0011, 0111, 111 входа 19 устройства при отсчете от направления сдвига (т.е. против направления сдвига) на выход коммутатора 8 передаются сигналы 111 группы сигналов 0111.

В узле 2 осуществляется сдвиг вправо кода, установленного на его входе сдвигаемого числа и равного

00ii000111110111, на количество бит, равное, например, трем (ш=З). При этом с выхода коммутатора 8 в освобождаемые разряды в узле 2 осуществляется вдвигание трех правых бит кода.

В результате на - выходе 11 устройства устанавливается код

1110011000111110. На входе сдвигаемого слова узла 4 сдвига устанавпинается код 0111. На выходе узла 4 ! сдвига формируется код (в результате сдвига кода вправо, равного 0 111 на

m=3 бит и вдвигания с выхода комму5 татора 8 кода ill), равный 1110. В узле 6 свертки по модулю два формируется сигнал по модулю два сигналов разрядов кодов с выходов узлов

4 и 3, равных соответственно 1110 и 010. На выходе узла Ь формируется логический "0". На выходе узла 5 формируется сигнал суммы по модулю два сигналов разрядов кода, сформированного на выходе 11 устройства, равный в рассматриваемом случае логическому "0". Первый узел 7 сравнения осуществляет сравнение сигналов с выходов узлов 5 и 6 свертки по модулю два с формированием логичес- кого "0" на выходе, означающего,что ошибки в узлах 1, 2 и 8 не произошло (т.е. узлы 1, 2 и 8 исправны). При неравенстве сигналов на его входах узел 7 формирует логическую "1",означающую, что в устройстве возникла неисправность (или помеха).

Сигнал с выхода узла 7 сравнения передается через элемент КПИ 15 на выход 16 неисправности устройства.

Сигнал ошибки на выходе первого узла 7 сравнения однако не обеспечивает полного контроля исправности устройства, т.е. высокую достоверность функционального контроля,так

35 как не обеспечивается контроль входных и выходных цепей разрядов крайней со стороны направления сдвига (крайней правой). группы разрядов уз40 ла 1. Контроль этих цепей обеспечивается с помощью узлов 13 и 14.

В узле 13 формируется сигнал суммы по модулю два сигналов разрядов крайней группы кода на выходе узла

45 1, равный в рассматриваемом случае

"1". Этот сигнал сравнивается в элементе 14 с сигналом на втором входе. Равенство этих .сигналов означает отсутствие неисправности и со50 провождается установкой на выходах элементов 14 и 15 логического "0".

В противном случае на выходах элементов 14 и 15 устанавливается логическая "1".

На выходе 12 устройства формируются контрольные сигналы, каждый из которых представляет сигнал суммы по модулю два сигналов соответствую14466 щей группы (например, байта) разрядов выхода устройства.

Третий узел 13 свертки по модулю два суммирует разряды крайней по направлению сдвига группы информаци5 онного выхода первого узла 1 сдвига информации. В данном случае результат суммирования равен "1". Второй узел 14 сравнения сравнивает результат свертки с крайним по направлению сдвига разрядом информационного выхода узла 3 сдвига контрольных разрядов. При несравнении единичный сигнал с выхода второго узла 14 срав- 15 нения через элемент ИЛИ 15 проходит на выход 16 неисправности устройства.

Узлы свертки по модулю два группы

10 формируют контрольные биты К-разрядных групп числа, образованного на втором узле 2 сдвига информации, которые поступают на выходы контрольных разрядов устройства группы 12.

Формула изобретения 25

Устройство для односторонних сдвигов двоичных кодов с контролем, содержащее два узла сдвига информации, узел сдвига контрольных разрядов, узел сдвига группы битов, два узла свертки по модулю два, группу узлов свертки по модулю два и первый узел сравнения, причем вход сдвигаемого слова первого узла сдвига информации является первым информационным входом устройства, вход сдвигаемого слова узла сдвига контрольных разрядов является первым входом контрольных разрядов устройства, ин40 формационный выход первого узла сдвига информации соединен с информационным входом сдвигаемого числа второго узла сдвига информации, К старших разрядов информационного выхода

45 первого узла сдвига информации соединены с информационным входом сдвигаемого числа узла сдвига группы битов, входы задания величины сдвига первого узла сдвига информации и узла сдвига контрольных разрядов объединены и являются первым .входом задания величины сдвига устройства, входы задания величины сдвига второго узла сдвига информации и узла сдвига группы битов объединены и являются входом задания величины сдви17 га битов устройства, информационный выход второго узла сдвига информации является информационным выходом устройства, информационные входы узлов свертки по модулю два группы соединены с соответствующими разряда и информационного выхода второго узла сдвига информации, выходы узлов свертки по модулю два группы соединены с соответствующими входами первого узла свертки по модулю два и образуют группу выходов контрольных разрядов устройства, информационный выход узла сдвига группы битов и все разряды информационного выхода узла сдвига контрольных разрядов, кроме старшего, соединены с соответствующими информационными входами второго узла свертки по модулю два и соединены соответственно с первым и вторым информационными входами первого узла сравнения, о т л и ч а ю щ е е с я тем, что, с целью сокращения оборудования устройства, в него введены коммутатор, элемент ИЛИ, второй узел сравнения и третий узел свертки по модулю два, причем информационный вход третьего узла свертки по модулю два объединен с информационным входом сдвигаемого числа узла сдвига группы битов, выход третьего узла свертки по модулю два и крайний по направлению сдвига разряд информационного выхода узла сдвига контрольных разрядов соединены соответственно с первым и вторым информационными входами второго узла сравненйя,выходы первого и второго узлов сравнения соединены с соответствующими входами элемента ИЛИ, выход которого является выходом неисправности устройства, информационные входы сдвигаемого числа первого узла сдвига информации и узла сдвига контрольных разрядов являются соответственно вторым информационным входом устройства и вторым входом контрольных разрядов устройства, информационный вход коммутатора подключен к второму информационному входу устройства, информационный выход коммутатора соединен с входами сдвигаемого слова второго узла сдвига информации и узла сдвига группы битов, управляющий вход коммутатора подключен к второму входу задания величины сдвига устройства.