Устройство для контроля параллельного двоичного кода на четность

 

Изобретение относится к вычислительной технике и предназначено для проверки правильности принятой информации. Устройство одновременно подсчитывает количество единиц (в канале 1) и нулей (в канале 2) принятой кодовой комбинации. Как только закончится счет в одном из каналов, на выходе -устройства появляется результат , что повышает быстродействие устройства; Устройство содержит каналы 1,2, элементы ИЛИ 3,4,15, преобразователи 5 кода, элементы И 6, 10, регистры 7, 13, триггеры 8, элементы И-НЕ 9, элементы НЕ 11. и блок 12 элементов НЕ. 1 ил.

А "(СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A ВТОРСНОМУ СВИДЕТЕЛЬ1тВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4259290/24-24 (22) 10. 06. 87 (46) 15. 01, 89. Бюл, ¹ 2 (72) Ю.Ф.Равков, В.В.Мухортов, А.С.Гетман и В,С.Мельник (53) 621.398 (088,8) (56) Авторское свидетельство СССР

¹ 883910, кл, С 06 F 11/10, 1979, Авторское свидетельство СССР № 1084800, кл, С 06 F 11/10, 1982. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАРАЛЛЕЛЬНОГО ДВОИЧНОГО КОДА НА ЧЕТНОСТЬ (57) Изобретение относится к вычислительной технике и предназначено (511 4 G 06 F 1 1 / 1 О э Н 03 М 1 3 /00 для проверки правильности принятой информации. Устройство одновременно подсчитывает количество единиц (в канале 1) и нулей (в канале 2) принятой кодовой комбинации. Как только закончится счет в одном из каналов, на выходе устройства появляется результат, что повышает быстродействие устройства; Устройство содержит каналы 1, 2, элементы ИЛИ 3,4,15, преобразователи 5 кода, элементы И 6, 10, регистры 7, 13, триггеры 8, элементы И-НЕ 9, элементы НЕ 11 и блок

12 элементов HE. 1 ил.

1451699

Изобретение относится к вычислительной технике и предназначено для проверки правильности принятой информации, Целью изобретения является повышение быстродействия устройства.

На чертеже представлена функциональная схема устройства для контро-. ля параллельного двоичного кода, ко- 10 торое содержит первый, второй информационные каналы 1 и 2, первый и второй элементы ИЛИ 3 и 4. Каждый из каналов 1 и 2 содержит преобразова- . тель 5 кода, первый элемент И 6, регистр 7 сдвига, счетный триггер 8, элемент И-НЕ 9, второй элемент И 10 и элемент НЕ 11. Второй информационный канал 2, кроме того, содержит блок 12 элементов НЕ.

Преобразователь 5 кода выполнен на буферном регистре 13, формировате. ле 14 импульсов, элементе ИЛИ 15, дешифраторе 16 и шифраторе 17,.

Сущность изобретения заключается 25 в том, что параллельно подсчету "1" ведется подсчет О и, где быстрее закончится счет, тем быстрее появится результат. Так, в четном коде, например 8-, 16- либо 32-разрядном, если количество единиц четное, то и количество нулей четное, если количество

1 единиц нечетное, то и количество нулей нечетное, и не имеет значения, что .подсчитывать, поэтому для увеличения быстродействия лучше подсчитывать знаки, количество которых меньше.

Преобразователи 5 кода предназначены для кодификации поступающего на 40 вход устройства контролируемого кода путем отделения "1" от "О" и формирования плотноупакованного кода с его последующим контролем на четность.

Регистр 13 служит для хранения кода 45 на время его модификации и контроля модифицированного кода. Хранение контролируемого кода в регистре 13 позволяет при необходимости осуществлять его повторный (многократный) контроль.

Последовательно соединенные дешиф ратрр 16 и шифратор 17 выполняют модификацию контролируемого кода путем преобразования произвольной структуры кода в плотноупакованную. Элемент

ИЛИ 15 разрешает перезапись кода после его преобразования из регистра 13 в регистр 7. формирователь 14 предназначен для формррования импульсов перезаписи информации из регистра 13 в регистр

7 после окончания контроля предыдущего кода. Элемент И 6 предназначен для разрешения прохождения тактовых импульсов на регистр 7 после. записи в него модифицированного кода. Регистр 7 .сдвига предназначен для выталкивания единиц кода с последующим их подсчетом на триггере 8 ° Элемент И-HF. 9 предназначен для формирования сигнала о наличии кода для контроля.

Устройство работает следующим образом.

В исходном состоянии регистры 7, 13 и триггеры 8 находятся в нулевом состоянии, при этом на инвертирующих выходах регистров 7 присутствуют "1", а на выходах элементов И-НЕ 9 - "0".

После записи кода с информационного входа устройства в регистры 13 преобразователей 5 на вход запуска устройства подается импульс, который через элемент ИЛИ 15 поступает на управляющий вход дешифратора 16 и разрешает преобразование кода. Модифицированный код записывается в регистр 7. Так как состояние регистра

7 при этом отлично от нулевого, то на выходе элемента И-НЕ 9 появляется сигнал "1", который поступает на вход элемента И 6 и открывает его для прохождения тактовых импульсов на вход .регистра 7. Информация в регистре 7 начинает сдвигаться в сторону младших разрядов, и выталкиваемые единицы младшего разряда регистра 7 поступают на счетный вход триггера 8.

После окончания счета регистр 7 устанавливается в нулевое состояние, при котором на выходе элемента И-НЕ

9 появляется сигнал "0". Этот сигнал, во-первых, запрещает прохождение тактовых импульсов через элемент И 6 на вход регистра 7.и, во-вторых, импульсом с выхода формирователя 14 через элемент ИЛИ 15,.поступающим на управляющий вход дешифратора 16,разрешает модификацию кода и его запись в регистр 7.

При этом модифицируется и контролируется предыдущий код, хранимый в регистре 13 либо поступивший с информационного входа устройства, Если количестве единиц в коде меньше колиЕсли количество единиц в коде больше количества нулей, например поступил код 01111011, то в регистр

7 канала 1 записывается модифицированный код 00111111, а в регистр 7 канала 2 — код 00000011 ° Через два такта на выходе элемента И-НЕ 9 канала 2 появляется сигнал, который запрещает съем информации с триггера 8 канала 1. 0 четности кода судят по состоянию триггера 8. Сигнал разрешения съема информации о состоянии триггера 8 поступает с элемента

ИЛИ 4.

35

Устройство для контроля параллельного двоичного кода на четность, соединяющее в первом информационном канале преобразователь кода и первый элемент И, выходы которых соединены 45 соответственно с одноименными информационными и управляющим входами регистра, первый и вторые выходы которого соединены соответственно с входом триггера и одноименными входами 50

Составитель М,Никул

Редактор И.Рыбченко Техред A.Êðàâ÷óê енков

Корректор A.Îáðó÷àð Заказ 7081/47 Тираж 667 Подписное

ВШП1ПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

14516 чества нулей (на информационный вход поступает код, например, вида

01010010, который записывается в регистр 13, то по импульсу с входа за-

5 пуска устройства, поступающему через элемент ИЛИ 15 на управляющий вход дешифратора 16, осуществляется модификация кода и его запись в регистр

7. Модифицированный код имеет вид

00000111.

Для контроля кода в регистре 7 канала 1 необходимо три тактовых импульса. После перехода регистра 7 в нулевое состояние сигнал с выхода элемента И-НЕ 9, проходя элемент HE

11 запрещает съем информации с триг" гера 8 через элемент И 10, т.е. состояние триггера 8 канала 2 не влияет на результат. Информация о четности кода снимается с триггера 8 канала 1 через элементы И 10, ИЛИ 3 на выход устройства.

Формула изобретения

99

4 элемента И-НЕ, выход элемента И-НЕ соединен с первым входом первого элемента И и управляющим входом преобразователя кода, информационные входы и вход запуска преобразователя кода и второй вход первого элемента И первого информационного канала являются соответственно информационными входами, входом запуска и тактовым входом устройства, о т л и ч а ю— щ .е е с я тем, что, с целью повы» шения быстродействия устройства, в него введены элементы ИЛИ, второй информационный канал, идентичный первому информационному . каналу, в каждом информационном канале — второй элемент И и элемент НЕ и во втором информационном канале — блок элементов НЕ, выходы которого соединены с соответствующими информационными входами преобразователя кода, входы блока элементов НЕ, вход запуска преобразователя кода и второй вход первого элемента И второго информационного канала подключены соответственно к соответствующим информационным входам, входу запуска и тактовому входу устройства, в каждом информационном канале выход триггера соединен с первым входом второго элемента И, вход элемента НЕ подключен к выходу элемента И-HE выход элемента

НЕ первого информационного канала соединен с вторым входом второго элемента И второго информационного канала, выход элемента НЕ второго информационного канала соединен с вторым входом второго. элемента И.,первого информационного канала, выходы вторых элементов И первого и второ" го информационных каналов соединены соответственно с первым и вторым входами первого элемента ИЛИ, пррвый и второй входы второго элемента

ИЛИ подключены к выходам элементов

И-НЕ соответственно первого и второго информационных каналов, выходы первого и второго элементов ИЛИ являются соответственно первым и вторым выхддами устройства.

Устройство для контроля параллельного двоичного кода на четность Устройство для контроля параллельного двоичного кода на четность Устройство для контроля параллельного двоичного кода на четность 

 

Похожие патенты:

Изобретение относится к вычислительной технике и технике связи,, Его применение в системах передачи и обработки информации позволяет повысить точность декодера, который содержит буферные регистры 1,2, вычислители 3,4 синдрома, генератор 5 синдрома , дешифратор 6 состояний, элемент И 7 и с т-1матор 8 по модулю два

Изобретение относится к области вычислительной техники и касается техники передачи и хранения информации

Изобретение относится к вычислительной технике и может быть использовано при построении контролируемых арифметических устройств

Изобретение относится к вычислительной технике и может быть использовано в процессорах быстродействующих ЦВМ

Изобретение относится к вычислительной технике и может быть использовано при построении арифметическо-логических устройств ЭВМ

Изобретение относится к цифровой вычислительной технике и может быть использовано в аппаратуре передачи данных с повышенной достоверностью

Изобретение относится к вычис;- лительной технике

Изобретение относится к вычислительной технике и может быть использовано в устройствах контроля цифровых блоков

Изобретение относится к вычислительной технике

Изобретение относится к арифметическим устройства с контролем цифровых вычислительных машин, позволяет вычислять, контролировать и исправлять приближенные значения обратной величины нормализованной двоичной дроби

Изобретение относится к вычислительной технике и предназначено для предоставления оператору информации о состоянии регистров ЭВМ

Изобретение относится к области передачи информации и предназначено для измерения значения отношения сигнал-шум на входе декодера

Изобретение относится к области кодирования и декодирования данных, в частности к способу и устройству декодирования кода порождающей матрицы с низкой плотностью

Изобретение относится к вычислительной технике, в частности к обнаружению и исправлению ошибок при передаче информации по каналам связи или записи/чтения информации на устройствах памяти, например системах магнитной, магнитооптической, оптической памяти

Изобретение относится к вычислительной технике и предназначено для проверки правильности принятой информации

Наверх