Устройство для сопряжения процессора с устройствами ввода- вывода

 

Изобретение относится к области вычислительной техники и может быть использовано в вычислительных системах обработки и подготовки данных. для согласования интерфейсов устройств ввода-вывода и процессора, имеющих различный набор сигналов .и протокол обмена информацией. Целью изобретения является расширение класса сопрягаемых устройств за счет увеличения длины формируемых последова-- тельностей управляющих сигналов и повьппение помехозащищенности при работе в режиме опроса. Устройство содержит у.зел примопередачи, дешифратор команд, узел синхронизации, учел формирования прерываний, узел обработки кода обратной связи, регистр инструкции , входной и выходной информационные регистры, входной и выходной управляющие регистры. 2 з.п. ф-лы, 7 ил. Р.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (!9! (И) (5п 4 G Об F 13/24

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н Д BTOPCHOIVIV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4272022/24-24 (22) 30.06.87 (46) 07.02.89.Бюл. У 5 (72) А.Н.Тетенькин (53) 681.325 (088.8) (56) Алексеенко А.Г., Галиции А.А., Иванов А.Д. Проектирование радиоэлектронной аппаратуры на микропроцессорах. — M.: Радио и связь, 1984, с.21-30.

Авторское свидетельство СССР

Р 1129602, кл. G 06 F 13/24, 1984. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРО ILECC0PA С УСТРОЙСТВАМИ ВВОДА-ВЫВОДА (57) Изобретение относится к области вычислительной техники и может быть использовано в вычислительных системах обработки и подготовки данных, 1

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах обработки и .подготовки данных, для согласования интерфейсов устройств ввода-вывода и процессора, имеющих различный набор сигналов и протокол обмена информацией.

Цель изобретения — расширение класса сопрягаемых устройств эа счет увеличения длины формируемых последовательностей управляющих сигналов к повышение помехозащищенности при работе в режиме опроса.

На фиг.1 представлена структурная схема устройства; на фиг.2— функциональная схема дешифратора команд; на фиг.3 — функциональная схедля согласования интерфейсов уст" ройств ввода-вывода и процессора, имеющих различный набор сигналов,и протокол обмена информацией. Целью изобретения является расширение класса сопрягаемых устройств за счет увеличения длины формируемых последовательностей управляющих сигналов и по" вышение помехозащищенности при работе в режиме опроса. Устройство содержит узел при:-мопередачи, дешифратор команд, узел синхронизации, учел формирования прерываний, узел обработ ки кода обратной связи, регистр инструкции, входной и выходной информационные регистры, входной и выходной управляющие регистры. 2 з.п. ф-лы, 7 ил.

2 ма узла формирования прерываний; на фиг.4 — функциональная схема входного управляющего регистра; на фиг.5 функциональная схема выходного управляющего регистра; на фиг.б — функциональная схема узла синхронизации; на фиг.7 — функциональная схема узла обработки кода обратной связи.

Устройство для сопряжения процессора с устройствами ввода-вывода содержит (фиг.!) дешифратор 1 команд, узел 2 приемопередачи, узел 3 формирования прерываний, выходной 4 и входной 5 информационные регистры, входной 6 и выходной 7 управляющие регистры, регистр 8 инструкции, узел 9 синхронизации и узел !О обработки кода обратной связи. На фиг.1

1456964

55 обозначены также двунаправленная шина 1! данных интерфейса процессора, внутренняя двунаправленная шина

12 данных устройства, входы и выходы

13-66 устройства и его узлов.

Дешифратор 1 команд предназначен для идентификации адресов портов ввода и портов вывода устройства в командах процессора и формирования соответствующих управляющих сигналов для внутренних узлов устройства. Де- I шифратор i содержит (фиг.2) постоянную память 67 дешифрации адресов,портов ввода и постоянную память 68 дешифрации адресов портов вывода.

Узел 2 приемопередачи предназначен для согласования двунаправленной ши- . ны Il данных интерфейса процессора с внутренней двунаправленной шиной 12 данных устройства. Узел 2 состоит иэ двунаправленных шинных формирователей (ШФ}, выбор которых определяется сигналом на входе 41 узла, формируемым при Каждом обращении процессора к портам устройства, а направление передачи зависит от уров ня сигнала на входе "Ввод" 13 интерфейса процессора.

Узел 3 формирования прерываний предназначен для: маскирования вход ных запросов прерывания, поступающих по входам 48 и 27 и коммутации их их на выход 28 прерываний для интерфейса процессора. Узел 3 (фиг.3) содержит регистр 69 маски, группу элементов И 70 и группу элементов ИЛИ 71

Выходной информационный регистр 4 предназначен для фиксации информации, передаваемой по внутренней шине 12 данных, и трансляции ее на выход 30 в интерфейс устройства ввода-вывода.

Входной информационный регистр 5 предназначен для фиксации информации, поступающей с входа 32 as интерфейса устройства ввода-вывода, и трансляции ее на внутреннюю шину 32 данных устройства прн наличии сигнала чтения на входе 54. Регистр 5 представляет собой регистр, имеющий выходы с тремя состояниями. При отсутствии сигнала чтения на входе 54 информация с входа 32 постоянно saносится в регистр 5, но не трансли, руется в шину 12 устройства. При появлении сигнала чтения на входе 54 занесение информации в регистр 5

45 прекращается и она транслируется в— шину 12.

Входной управляющий регистр 6 предназначен для фиксации управляющих сигналов, поступающих от устройства ввода-вывода по входу 33, и трансляции их в шину 12 данных устройства при при наличии сигнала считывания на вховходе 55; на выход 26 кода обратной связи узла. Регистр 6 содержит (фиг.4) триггер 72 и шинный формирователь 73.

Выходной управляющий регистр 7 предназначен для фиксации информации, поступающей по шине 12 данных и группе вхоцов 62, и трансляции ее на выход 31 в интерфейс устройства вводавывода при наличии сигнала считывания на входе 59. Регистр 7 содержит (фиг.5} триггеры ?4 и 75 и шинный формирователь 76.

Регистр 8 инструкции предназначен для фиксации комбинации сигналов на. входах 37 и 39 иэ интерфейса процессора в виде кода инструкции, определяющей выбор формируемой последова тельности управляющих сигналов.

Узел 9 синхронизации предназначен для организации работы регистров 6 и 7 и узла 10 в процессе формирова ния последовательностей управляющих сигналов обратной связи, а также для блокирования сигналов синхронизации при обращении процессора к портам ввода и вывода устройства. Узел

9 содержит (фиг.6) генератор 77 импульсов, триггер 78 и элемент 79 задержки.

Узел 10 обработки кода обратной связи предназначен для формирования последовательностей выходных управляющих сигналов обратной связи на выходе 24, сигналов запросов прерывания на .выходе 46 и сигнала установки в исходное состояние регистра инструкции на выходе 23 в зависимости от кода инструкции на входе 44 и последовательностей входных управляющих сигналов обратной связи на входе 49 °

Узел IO содержит (фиг.7) постоянную память 80 и регистр 81.

Устройство работает следующим образом.

Устройство приводится в исходное состояние сигналом "Сброс" интерфейса процессора, поступающим на вход

"Сброс" 29 устройства и устанавливающим в исходное состояние триггер

5 14

75 регистра 7, при этом на выход 31 формируется сигнал начальной установки устройства ввода-вывода, которое в ответ прекращает формирование управляющих сигналов на вход 33, транслируемых через группу выходов

26 регистра 6 на вход кода обратной связи узла 10, который, в свою очередь, прекращает формирование управляющих сигналов на группе выходов 24 и одновременно формирует на выходе

23 импульс установки в исходное состояние регистра 8.

При адресации со стороны процессора устройства представляет собой ряд независимо адресуемых портов ввода и портов вывода, В командах вывода информации в порт устройства информация с шины 11 данных интерфейса процессора транслируется через узел

2 в шину 12 данных и записывается либо в регистр 4, либо одновременно в регистр 69 узла 3 и триггер 75 регистра 7. В командах ввода информации иэ порта устройства информация либо с выходов регистра 5, либо одновременно с выходов шинного формирователя 73 регистра 6 и шинного формирователя 76 регистра 7 поступает на на шину 12 данных и через узел 2 транслируется в шину ll данных интерфейса .процессора.

Перед началом обмена информацией в зависимости от подключаемого устройства ввода-вывода процессор настраивает узел 3 и регистр 7, осуществляя ввод информации в порт настройки, при этом в триггер 75 регистра 7 записывается неизменяемая в процессе обмена комбинация управляющих сигналов на выходе 31 интерфейса устройства ввода-вывода, а в регистр 69 маски узла 3 записывается код, управляющий выбором в качестве сигналов прерывания, поступающих на выход 28 в интерфейс процессора, управляющих сигналов на входе 33 из интерфейса устройства ввода-вывода, транслируемых через регистр 6, и сигналов запросов прерываний с выхода 46 узла 10, формируемых в процессе обмена информацией. По сравнению с известным процесс начальной настройки предлагаемого устройства значительно сокращается или может быть исключен вооб" ще (в зависимости от интерфейса устройства вва,па-вывода), так как информация о формируемых в процессе обме56964 которые через выход 26 регистра 6 транслируются на вход кода обратной связи узла 10 и вызывают формирование ответной комбинации (последовательности комбинаций) на выходе 24 узла

10 и, соответственно, на выходе 31 н интерфейс устройства ввода-вывода..

Одновременно на выходах 23 и

46 узла 10 формируются импульс уста40 нонки регистра 8 в исходное состояние и сигнал запроса на прерывание, сигналиэирующий процессору о sàâершении вывода слова информации в устройство ввода-вывода. Процессор, либо

45 получив сигнал прерывания на выходе

28 прерываний устройства (режим работы по прерываниям), либо путем onроса порта состояния устройства (режим опроса),считывает содержимое триггера 72 регистра 6 и триггеров 74 и 75 регистра 7.

При реализации ввода слова инфор мации иэ устройства ввода-вывода пос. леднее формирует на входе 32 слово информации, а на входе 33 — комбинацию управляющих сигналов, которая через выход 26 регистра 6 транслируется на входы узлов 10 и 3. При этом, на выходе узла 3 в интерфейс процес»

1О

30 на управляющих сигналах хранится в постоянной памяти 80 узла 10.

При реализации вывода слова информации в устройство ввода-вывода процессор осуществляют вывод слова информации в порт вывода устройства, при этом информация заносится в регистр 4 и транслируется на выход 30 в устройство ввода-вывода, а адрес порта на входе 15 адреса и логическое значение сигнала на входе "Вывод" 14 иэ интерфейса процессора записываются в регистр 8 в качестве кода инструкции, который через выход

22 поступает на соответствующую группу входов узла 10, на выходе 24 которого формируется комбинация (последовательность комбинаций) управляющих сигналов, транслируемых через триггер 74 регистра 7 на выход 31 в интерфейс устройства ввода-вывода. Формирование последовательности комбинаций управляющих сигналов обеспечивается наличием в узле 10 регистра

81. Устройство ввода-вывода, получив необходимые управляющие сигналы на выходе 31, вводит информацию с выхода 30 и формирует на входе 33 управляющие сигналы подтвержения ввода, 56964

Формула

7 14 сора формируется сигнал прерывания, . а на выходе 24 узла 10 — комбинация управляющих сигналов, транслируемая через регистр 7 на выход 31 в интерфейс устройства ввода-вывода, которая сообщает устройству ввода-вывода о занятии устройства. Процессор, получив сигнал прерывания (режим работы по прерываниям),-либо опросив порт состояния устройства (режим работы по опросу), осуществляет обращение к порту ввода устройства, нри этом информация на входе 32 фиксируется в регистре 5 и транслируется в шину

11 данных процессора. Одновременно адрес порта на входе 15 адреса.и ло гическое значение сигнала на вхрде

"Вывод" 14 интерфейса процессора фиксируются в регистре 8 в качестве кода инструкции, при этом с выхода

24 узла 10 через выход 31 в интерфейсе устройства ввода-вывода формируется комбинация управляющих сигналов (последовательность комбинаций ), сообщающая устройству ввода-вывода о вводе процессором слова информации.

По окончании ввода информации на выхо де 23 узла 10 формируется импульс установки регистра 8 в исходное состояние.

Обращение со стороны процессора к порту настройки и порту состояния устройства не приводит к изменению состояния регистра 8 и не влияет на работу узла 10 в процессе ввода или вывода информации. В процессе обращения процессора к портам устройства узлом 9 осуществляется блокирование синхронизирующего сигнала на выходе

25, прн этом,состояние регистров 6 и 7 и узла 10 не изменяется, если даже обращение происходит в процессе формирования последовательности управляющих сигналов, что позволяет избежать искажения информации, передаваемой между процессором, устройством и устройством ввода-вывода.

Если в процессе обмена информацией происходит нарушение формируемой последовательности управляющих сигналов или устройство ввода-вывода формирует комбинацию управляющих сигналов окончания обмена, на выходе 28 узла 3 в интерфейс процессора формируется сигнал прерывания с другим уровнем приоритетности, чем сигналы прерывания, формируемые в процессе нормальной работы устройства.

55 изобретения

1. Устройство для сопряжения процессора с устройствами ввода-вывода, i содержащее дешифратор команд, узел приемопередачи, узел формирования прерываний, узел обработки кода обратной связи, выходной и входной информационные регистры, выходной и входной управляющие регистры, причем группа информационных входов-выходов узла приемопередачи образует группу входов-выходов устройства для подключения к группе информационных входов-выходов процессора, первый, второй разрешающие входы и группа информационных входов дешифратора команд образуют входы устройства для подключения соответственно к выходам

"Вводп, "Вывод" и группе выходов адреса процессора, группа выходов узла формирования прерываний образует груп"; пу:выходов. устройства для подключения к группе входов прерывания процессора, группы информационных выхо" дов выходного информационного регистра и информационных входов входного информационного регистра образуют. группы выходов и входов устройства для подключения соответственно к . группам информационных входов и выходов устройств ввода-вывода, группы информационных выходов выходного управляющего регистра и информационных входов входного управляющего регистра образуют группы выходов и входов устройства.для подключения со ответственно к группам управляющих входов и выходов устройства вводавывода, при этом вторая группа информационных входов-выходов узла при" емопередачи соединена с группой информационных входов выходного информационного регистра, с группой информационных выходов входного информационного регистра, с первой. группой информационных выходов входного управляющего регистра, с первой группой информационных входов узла формирования прерываний, с группой информационных входов-выходов выходного управляющего регистра, группа информационных входов которого соединена с первой группой информационных выходов узла обработки кода обратной связи, вторая группа информационных выходов которого соединена с второй группой информационных входов

9 1 узла формирования прерываний, первая, группа информационных входов узла обработки кода обратной связи соединена с второй группой информационных выходов входного управляющего регистра, первый выход дешифратора команд соединен с входом записи выходного информационного регистра, вто- . рой выход дешифратора команд соединен с входами записи узла формирования прерываний и выходного управляющего регистра, о т л и ч а ю щ е е— с я тем, что, с целью расширения класса сопрягаемых устройств за счет увеличения длины формируемых последовательностей управляющих сигналов и повышения помехозащищенности при работе в режиме опроса, в него введе— ны узел синхронизации и регистр инструкции, причем информационный вход и группа информационных входов регистра инструкции соединены соответственно с вторым разрешающим входом и группой информационных входов дешифратора команд, вход направления передачи узла приемопередачи соединен с первым разрешающим входом дешифратора команд, .установочный вход выходного управляющего регистра является входом устройства,для подключения к выходу "Сброс" процессора, при этом третья группа информационных входов узла формирования прерываний соединена с второй группой информационных выходов входного убавляющего регистра, группа информационных выходов регистра инструкции соединена с второй группой информационных входов узла обработки кода обратной связи, установочный выход которого соединен с установочным входом регистра инструкции вход записи которого соединен с третьим выходом дешифратора команд, четвертый выход которого соединен с входом чтения входного информационного регистра, пятый. выход дешифратора команд соединен с входами чтения входного и выходного управляющих регистров, шестой выход дешифратора команд

456964 !О соединен с разрешающим входом узла приемопередачи и с входом запуска узла синхронизации„ синхровыход которого соединен с синхровходами узла обработки кода обратной связи входного и выходного управляющих регистров.

2. Устройство по и.1, о т л и— ч а ю щ е е с я тем, что узел обработки кода обратной связи содержит постоянную память и регистр, причем первая и вторая группы адресных входов постоянной памяти образуют соответственно первую и вторую группы информационных входов узла, первая

rpynrfh информационных выходов постоянной памяти и первая группа информационных выходов регистра образуют соответственно первую и вторую группы информационных выходов уз" ла, синхровход и информационный выход регистра являются соответственно синхровходом и установочным выходом узла, при этом в узле обработ5

20 ки кода обратной связи вторая груп"

25 па информационных выходов регистра соединена с третьей группой адресных входов постоянной памяти, вторая группа информационных выходов которой соединена с группой информационных входов регистра.

3. Устройство Во п.1, о т л и " ч а ю щ е е с я тем, что узел формирования прерываний содержит ре . гистр маски, группу элементов И, группу элементов ИЛИ, причем группа информационных входов регистра маски образует первую группу информационных входов узла, первые н вто40 рые входы элементов И группы образуют соответственно вторую и третью группы информационных входов узла, синхровход регистра маски является входом записи узла, выходы злемен45 тов ИЛИ группы образуют группу выхо дов узла, при этом в узле формирования прерываний группа выходов регистра маски соединена с третьими входами элементов И группы, выходы которых

50 соединены с входами элементов ИЛИ группы.

1456964

1456964

Составитель С.Пестмал

Редактор О.Юрковецкая Техред М.Ходанич Корректор Н.Король

Заказ 7489/47 Тирах 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГЕНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Уигород, ул. Проектная, 4