Цифровой интерполятор

 

Изобретение относится к вычислительной технике и может быть использовано в многоканальных информационно-измерительных системах. Цель изобретения - сокращение аппаратурных затрат . Для достижения поставленной цели в цифровой интерполятор, содержащий арифметико-логическое устройство , регистр и блок синхронизации,введены блок памяти и мультиплексор. 4 ил. 1 табл.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

< )) 4 G 06 F 15/353

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4213322/24-24 (22) 18.03.87 (46) 23.02.89. Бюл. к 7 (71) Институт электродинамики АН УССР (72) О.Л.Карасинский, Н.Б.Копытчук, Ю.П.Костенко, С.Г.Таранов и Л.Ю.Тульчинский (53) 681.3(088 ° 8) (56) Авторское свидетельство СССР

В 1124338, кл. G 06 G 7/30, 1984.

Авторское свидетельство СССР

У 142571" кл. С 06 F 15/353, 1985.

Изобретение относится к вычислительной и измерительной технике и может быть использовано в многоканальных информационно-измерительных системах, устройствах обработки данных и системах управления для восстановления функций по их дискретным значениям при выводе информации на многоканальные быстродействующие самопишущие приборы, электроннолучевые трубки и т.д.

Цель изобретения — сокращение аппаратурных затрат.

На фиг.1 представлена функциональная схема цифрового интерполятора на фиг.2 и 3 — временные диаграммы, поясняющие его работу; на фиг.4— схема одного из возможных вариантов реализации блока синхронизации.

Цифровой интерполятор содержит блок 1 памяти, мультиплексор 2,арифметико-логическое устройство 3, регистр 4, блок 5 синхронизации и генератор 6 тактовых импульсов,вы„„Я0„„146О726 А 1 (54) ЦИФРОВОЙ ИНТЕРПОЛЯТОР (57) Изобретение относится к вычислительной технике и может быть использовано в многоканальных информационно-измерительных системах. Цель изобретения — сокращение аппаратурных затрат. Для достижения поставленной цели в цифровой интерполятор, содержащий арифметико-логическое устройство, регистр и блок синхронизации,введены блок намял и мультиплексор.

4 ил. 1 табл.

2 ход 7 интерполятора, информационный вход 8 интерполятора.

В составе многоканальной системы интерполятор.может иметь обрамлякицие блоки, например счетчик 9 адреса, блок 10 памяти, цифроаналоговые. пре образователи 11-1-11-N, где N — число каналов, и дешифратор 12.

Одна из возможных реализаций блока 5 синхронизации (фиг.4) содержит генератор 13 импульсов, элементы

И t4-17 счетчики 18-20, а также шифратор 21.

Принцип действия устройства основан на способе восстановления непрерывной функции по ее дискретным от-счетам х „методом параболической сплайн-ийтерполяции. Алгоритм построения интерполирующей функции сводится к последовательному вычислению величин

3 1

3 =х --- S— -— - ° S (1)

oA )tl 2ш )n ш 2h ) 1460726 (2) $»п $«р

2п»п 2 Оп) (3) $åï где x ° — код j-A выборки в п-м ка»п нале, 2 3

2а, 6а — 2а °

0 а - -а За—

2 ш(ш+1) — — — а—

«2а.

1 или, что то же самое

1 4 9 пР

2 2 2 2

Очевидно, что в интервале времени С»; и )значение S«возрастает по ли1 нейному закону, а S „- по кадратичному (фиг.2). При этом после m циклов суммирования величины $»„и Sq»I, mt равны соответственно ma и -а.

В момент времени (фиг.2б) сновы вычисляется S „. С учетом того, что в данном примере последующие выборки равны нулю, величина S»I„ равна

Яапа

$»„ — вспомогательные величины, S ä- код выходного сигнала в п-м канале, n=0,1...,N.

Определение Я„„, а затем и Я п происходит в течение m циклов между выборками, а величина S „ определяется только один раз íà m циклов в момент поступления кода очередной вы-. борки х „.

Рассмотрим реализацию алгоритма на примере формирования реакции на единичную выборку х,„, код амплитуды которой равен а. При этом положим, что коды всех остальных выборок равны нулю.

В начальный момент времени (фиг.2) величины .Soù, S „, $ равны нулю, В момент t, с появлением кода х „ =а (фиг.2а) величина $4п принимает значения кода выборки х,„ (фиг.2б).После этого величина S „ суммируется с, S,„ в соответствии с формулой (2).

Величина Я,„в интервале времени

t )описывается последовательностью кодов: О, а, 2а, За,...,ша, где

m=2 — число циклов суммирования. Величина $»п, которая вычисляется по формуле (3), после каждого цикла сум мирования описывается последовательностью кодов

3 1 m

$ = а " — (ma) — — (, — а)

2m пР 2

3 1

= — — а--а =-2а

2 2

В следующие m циклов в интервале времени (;аДвеличина $, последо»»» вательно уменьшается и достигает после m-го цикла в момент времени t> значения -ma à S в момент времени и

t> принимает такое же значение, какое было в момент времени t2, т.е. ш2 (- )а (фиг.2). В момент времени и снова вычисляется величина $« . С уче. том новых значений S»„è Я п она равна

2Р

1 ш

$ = Π— — (-ша) — -а(-а) а, о" 2ш m 2

Далее, в интервале времени t,t t<3 в каждом цикле S „возрастает по линейному закону, а Я „уменьшается по г квадратичному (фиг.2). В момент времени t величины S,Sz равны нулю, а следовательно, и S,„ принимает нулевое значение. зр

Если входной код и далее равен нулю, то эти значения сохраняются сколь угодно долго.

График величины $ „ представляет

З5 собой импульсную переходнУю фУнкЦию, состоящую из трех гладко-сопряженных отрезков, каждый из которых описывается квадратичной зависимостью и является базовы» сплайном второго по4р рядка (фиг.2г).

Синхронизация работы устройства осуществляется выходными сигналами блока 5 синхронизации. На структурной схеме одного из вариантов реа45 лизации блока синхронизации (фиг.4), цифры в скобках над соответствующими выходами блока 3 синхронизации обозначают номер блока интерполятора (фиг.1), управляемого по, данно5Р му выходу. Запуск блока 5 синхронизации осуществляется выходным импульсом генератора 6, который сбрасывает счетчик 18. При этом открывается элемент И 14 и выходные импульсы ге55 нератора 13 через элемент 14 поступают на счетный вход счетчика 18.

Выходной код счетчика 18 при йомощи шифратора 21 преобразуется в.сигналы управления.

146072б

Сигналы на первых трех выходах

F,G,Н шифратора 21 разрешают прохождение выходных импульсов генератора 13 через элементы 15-17 на вхо5 ды синхронизации записи регистра 4, блока 1 памяти и стробирования дешифратора 12 соответственно. Сигнал на четвертом выходе J шифратора

21 поступает на инвертирующий вход 10 элемента И14 и счетный вход счетчика 19. Сигналы на пятом, шестом и . седьмом выходах I(,L,М шифратора 21 задают операцию арифметико-логического устройства 3, направление пе- 15 редачи кода через мультиплексор 2 и адрес одного из операндов S „, S

$ „. Эти сигналы поступают соответственно на входы управления арифметико-логического устройства 3, 20 адресные входы мультиплексора 2 и первые адресные входы блока 1 памяти.

После окончания цикла суммирования сигнал на четвертом выходе . Г шифратора 21 закрывает элемент И 14, прохождение выходных импульсов генератора 13 на счетный вход счетчика 18 прекращается и он останавливается. Одновременно сигнал на четвер- 30 том выходе шифратора 21 поступает на счетный вход счетчика 19, выходной код которого определяет номер обрабатываемого канала, и поступает на вторые адресные входы блока 1 па- 35 мяти, первые адресные входы блока

10 памяти и адресные входы дешифратора 12. Сигнал переполнения II счетчика 19 поступает на счетный вход счетчика 20. Сигнал на выходе сос- 40 тояния "О" счетчика 20 поступает на вход шифратора 21 и определяет, в режиме вычисления каких величин находится устройство. Если этот сигнал равен логической "1", то вычис- 45

Бо Б Б2и если логическому 1!О"э то вычисляются только текущие значения Б<„,Sgq

Так как i -е разряды второго, тре- 50

:тьего, четвертого и пятого входов мультиплексора 2 подключены к входам

i+1, i+k+1, i+2k разрядов блока 1 памяти, то прохождение кода через эти входы мультиплексора соот- 55 ветствует его умножению на констан1 1 ты 1

2 2т

Арифметико-логические устройства 3 реализуют три операции над двумл операндами У и Х, которые подаются соответственно на его первый и второй входы Z = У + Х; Z = Х вЂ” Х;

Z = Х, где Z — результат Hà его выходе. Последняя операция Z=X соответствует пропусканию операнда на выход без изменений.

В соответствии с принципом действия в многоканальном цифровом интерполяторе можно выделить два режима работы. Первый — определение велич н Б0 э Б « у Б2!)- режим начальной

0p установки. Второй — вычисление текущих значений S, è S в течение ш-1 циклов между выборками.

Значения S „и исходные значения S и S последовательно определяюттп ся для каждого канала, когда счетчик 20 находится в нулевом состоянии (на выходе состояния "О" счетчика 20 сигнл логической "1"). Текущие значения S è S „ вычисляются при остальных состояниях счетчика 20 также для каждого канала. На временных диаграммах (фиг.3) представлены вычисляемые величины (фиг.3а), состояние счетчика 19 (фиг.3б) и счетчика

20 (фиг.3в). Счетчик 20 имеет m состояний 0,1,2,...,m-1. Номер кана-. ла и определяется состоянием =четчика 19, который имеет N состояний

О, 1,2,,N-1. На выходе счетчика 19 последовательно формируются коды каналов, для которых производятся вычисления В личин S Б,„, S „ °

Сигналы на выходе блока 5 при вычислении значений Б, S, S, когда сигнал на выходе состояния 0 счетчика 20 равен логической "1" или принимает значение логического

"О", могут быть представлены в виде таблицы, в которой принята следующая кодировка адресов и сигналов управления: "1" на выходе F — сигнал синхронизации записи регистра 4, "1" на выходе G — сигнал синхронизации записи блока 1 памяти; "1" на выходе Н вЂ” сигнал стробирования на входе дешифратора 12, который с его выхода поступает на вход синхронизации записи одного из цифроаналоговых преобразователей 11, "1" на выходе Лблокируется счет счетчика 18, "00", 01, "10" на группе выходов к— выбирается ячейка блока 1 памяти, в которой хранятся величины Б0„, S«, 7 1460726

S соответственно, 100", "000 1, м

"00.1" "010", "011" на группе выхо- т дов Ь вЂ” с выхода мультиплексора 2 на вход Х арифметико-логического устрой- р

5 ства 3 выдается код с выхода блока 10 памяти или код с выхода блока 1 н памяти, умноженный на константу 1, з

11 It л

- соответственно; 00

2 2ш m 10

"01", "10" на группе выходом M определяет операцию арифметико-логического устройства 3: Z=X, Z=Y+X Z=Y-X соответственно. Знаком М обознача15 ется произвольное состояние сигналов.

Вычисление величин S „, S,S,, происходит следующим образом. После сброса счетчика 18 выходным импуль20 сом генератора 6 этот счетчик устанавливается в состояние "О" (0000) °

При этом код выборки х из блока 10 памяти, адрес которого определяется выходными кодами j и и соответственно счетчиков 9 и 19, через мультиплексор 2 при заданной операции устройства 3 Z=X заносится в регистр 4. Далее, при состояниях "1", "2", "3" (0001, 0010, 0011) счетчика 18 на вход арифметико-логического устройства 3 из блока 1 памяти через мультиплексор 2 поступает содержимое S ячейки, адрес которой определяется кодом на группе выходов

М шифратора 21. Код S умножается

1 на константу —, проходя через муль2m типлексор 2, и три раза вычитается из содержимого регистра 4, результат 40 вычитания вновь заносится в регистр 4.

Затем при состоянии "4" (0100) счетчика 18 из блока 1 памяти через мультиплексор 2 выводится код Б< который на выходе мультиплексора 2 д5

1 умножается на - и затем вычитается

m из содержимого регистра 4. Таким образом, в регистре 4 хранится код нового значения S@» которое определя-. ется формулой (I). Выходной код регистра 4 при состоянии "5™ (0101) счетчика 18 заносится в ячейку блока 1 памяти, предназначенную для

55 хранения кода $ „ (см.таблицу), При состоянии "6" (0110) счетчика 18 из блока 1 памяти через мультиплексор 2 выводится код S без изенения подаваемый на вход х арифмеико-логического устройства 3, и сумируется с содержимым регистра 4, авным S0N Результат вычисления нова заносится в регистр 4, выходой код которого теперь равен новому начению S и определяется формуой (2). При состоянии "7" (0111) четчика 18 этот код заносится в ячейку блока 1 памяти, предназначенную для хранения кода S< (см. таблицу).

При состоянии "8" (1000) счетчика 18 иэ блока 1 памяти через мульти. плексор 2 выводится код S „,,который на выходе мультиплексора умножается на константу 1/2 и затем вычитается из содержимого регистра 4, которое равно St, Затем при состоянии

"9" (1001) считчика 18 из блока памяти через мультиплексор 2 без изменения выводится код Б „, который суммируется в устройстве 3 с содержимым регистра 4. Выходной код регистра 4, равный теперь новому зна-чению S<„ которое определяется формулой (3), при состоянии "10" (1010) счетчика 18 заносится в ячейку блока 1 памяти, предназначенную для хранения кода S „, и в преобразователь ii — и, на вход синхронизации записи которого с выхода дешифратора 12 поступает импульс (см.таблицу) °

После того, как счетчик 18 пере-йдет в состояние "11" (1011), элемент И 14 закрывается, а счетчик 19 н и увеличивает, свое состояние на 1

После следующего запуска блока 5 синхронизации начинается определение составляющих S „, S«, S „для следующего канала.

После определения значений S для всех каналов счетчик 20 увеличивает свое состояние на "1". В следующих циклах суммирования определяются только новые значения S,, S вычисление которых происходит при сигнале логического "О" на выходе состояния "О" счетчика 20.

В этом случае при состояниях

"О" — "4" счетчика 18 на выходах блока 5 синхронизации сигналы.не формируются. При состоянии "5 - - (0101) счетчика 18 из блока 1 памяти вь1водится код Sz„, который через мультиплексор 2 и устройство 3 заносится

9 1460 без изменений в регистр 4 (см.таблицу) . Последовательность выдачи сигналов из блока 5 синхронизации при состояниях счетчика 18 "б" - "11"

5 полностью совпадает с рассмотренной.

726

Формула изобретения

Цифровой интерполятор, содержащий арифметика-логическое устройство, ре- 10 гистр, блок синхронизации, управляющий выход которого соединен с входом микрокоманды арифметика-логического устройства, выход которого соединен с информационным входом регистра, 15 вход записи которого соединен с перBbM выходом блока синхронизации, вход запуска которого соединен с входом запуска интерполятора, о т л и ч а юшийся тем, что, с целью сокраще- 20 ния аппаратурных затрат, в него введены блок памяти и мультиплексор, выход которого соединен с первым информационным входом арифметико-логического устройства, второй информаци- 25

В»иодм иифратора 2!

Состосчетчкка

18 аенаа йст

3 х„!

8<». г

Оо }О О ХХ

1О О!О О! S<»

zt-x; !

zr«z-- s<»<

2<»

Z«X г«Т-х г: z- 8»

9<» 2

2 О О О 1 О

10 OtO Ol 8,„ г«т-х

Э О и

«и! о о!о о!

О О

1 1

О 1

8и

-e»

8,„г

z -z - -,8, t

<»

» О О 1 О

10 О I I }0

sa»

Э О О t О 1 хх ххх оо

01 ООО О! хх ххх о

Z!"8 37t

8о» е. о о ! о г Т»Х Zs«8»„+8<»

8 °

S<„ I

Z: «S,„ о о

8 О } О О

9 0 I О О

8, t

Z: 8<»- rS

<» 2 г-т-х

10 001 00

01 ООО }О

1 1 Хх ХЛХ 10

Ф XX ХХХ ХХ хх xxx xx хх ххх хх

xx xxx хх хх ххх хх хх xxx xx

0 0 О О о о о

О 1

1 t

S« l Z«Т+Х Z< Z, +S„

82» г< 8т»

8т» о о

10 о о о о о . о о о о о о о о о о о о

< «$

Б ° 7 х

О О О О О О I

1 О О О О 1 1 онный вход которого соединен с выходом регистра и информационным входом блока памяти, первый адресный вход которого соединен с вторым выходом блока синхронизации, третий выход которого соединен с управляющим входом мультиплексора, первый информационный вход которого соединен с информационным входом интерполятора, i-е разряды второго, третьего, четвертого и пятого информационных входов мультиплексора соединены с выходами (i i+1 i+k+1 i+2k)-õ разрядов блока памяти (i=1,2...,k, k=log m m. =2 — число циклов суммиk рованйя), второй адресный вход которога соединен с четвертым выходом блока синхронизации, пятый выход которого соединен с входом записи блока памяти, вход установки интерполятора соединен с входом установки бло-..ка синхронизации, выход регистра соединен с информационным выходом интерполятора.

1460726

Входи нифрвторв 21 емвн

Внходм нифрвторе 21 р о

Л Ь С D В

С Н J К L Н s,„ г-х+т г:-z+s

Вил

Э ° ХХ-X 1

Х лх S !

50 001 00 8

В ° aii +X

1 е" 2

Хзг + Вт„

Х3-8„

l0 l 1 0 1 0

11 1 1 0 1 1

1 ХХ XXX ХХ

Н р н м е ч а н н е! Х - безразличное состолнне

Состонние ,счетчике

S 1 О 1 1 .0 1

7 1 О 1 1

В 1 0 0 О.

9 1 1 0 0 1,1

01 000 01 s

ХИ XXX О! 8„, 0 1 0 О О 1 О Ве, 5 ХХ ХХХ 10 В„! 2

Продолжение таблицы

1460726

Фиа. Я

1460726

Составитель А.Богословских

Редактор В.Данко Техред М.Ходанич Корректор Г.Решетник

Заказ 543/56 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101