Устройство для отладки микропроцессорных систем

 

Изобретение относится к вычислительной технике и может быть исполь- - зовано при отладке программного обе-, спечения встроенных микропроцессорных систем. Целью изобретения является расширение функциональных возможностей за счет обеспечения .работы устройства в режимах контроля н эмуляции . В устройство для отладки микро- ; процессорньпс систем, содержащее блок регистров ввода 1 , блок останова 2, схему сравнения 3, коммутатор 4, блок 5 управления памятью, элемент задержки 6, коммутатор 7, блоки памяти 12, 13, введены блок дешифрации 16, элемент ИЛИ 17, триггеры 18, 19, схема И-ИЛИ 20 и регистр 21. 5 ил.,1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1462326 A 1 (50 4 G 06 F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTQPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4179129/24-24 (22) 24.11.86 (46) 28.02.89, Бюл. N 8 (71) Институт кибернетики им, В.М.Глушкова (72) Н.О.Собкевич, Т.И.Головень и С.Ю.Шелестов (53) 681.3(088.8) (56) Авторское свидетельство СССР

В 1171799, кл. С 06 F 11/28, 1984.

Авторское свидетельство СССР

11- 1104521, кл. G 06 F ll/28, 1983. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ МИКРОПРОЦЕССОРНЫХ СИСТЕМ (57) Изобретение относится к вычислительной технике и может быть исполь" . зовано при отладке программного обеспечения встроенных микропроцессорных систем. Целью изобретения является расширение функциональных возможностей за счет обеспечения .работы устройства в режимах контроля н эмуляции. В устройство для отладки микропроцессорных систем, содержащее блок регистров ввода 1, блок останова 2, схему сравнения 3, коммутатор 4, блок

5 управления памятью, элемент задержки 6, коммутатор 7, блоки памяти 12, 13, введены блок дешифрации 16, элемент ИЛИ 17, триггеры 18, 19, схема

И-ИЛИ 20 и регистр 21. 5 ил.,l табл.

1462326

Устройство относится к вычислительной технике и может быть использовано при отладке программного обеспечения встроенных микропроцессорных систем.

Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения работы устройства в режимах контроля и эму- 1ð ляции.

На фиг.1 представлена схема пред-! лргаемого устройства для отладки микр опроцессорных систем; на фиг,2 - схема блока регистров ввода; на фиг.3 " схема блока останова; на фиг.4 — схем а второго блока памяти; на фиг.5— схема блока управления памятью.

Устройство (фиг.1) содержит блок

1, : регистров ввода, блок 2 останова, 20 схему 3 сравнения, первый коммутатор

4, блок 5 управления памятью, элемент

6i задержки, второй коммутатор 7, синхронизирующий вход 8 устройства, выходы 9 установки в исходное состоя- 25 ие и останова устройства, первый 10 второй 11 информационные входы-выходы устройства, первый 12 и второй

13 блоки памяти, первый 14 и второй

15 адресные входы устройства, блок 16 30 дешифрации, элемент ИЛИ 17, первый, фторой 18 и первый 19 триггеры, вто- . рой элемент ИЛИ 20.1 и элемент И 20.2 схемы И-ИЛИ 20, регистр 21, выход 22 адреса ошибки устройства.

Блок 1 регистров ввода, (фиг.2) со35 держит тумблерные регистры 23 и 24 данных, тумблерный регистр 25 управления, выход 26 кода распределения адресов, выход 27 адреса переполнения указателя стека, выход 28 покомандного режима работы, выход 29 программирования контрольных точек, выход ЗО задания режима работы, выход 31 установки в исходное состояние, выход 32 пуска блока регистров ввода.

Блок 2 останова (фиг.3) содержит триггер 33, первый выход 34 блока останова, элемент И 35, триггер 36, дифференцирующую цепочку 37, элемент

ИЛИ 38, вход 39 ошибки, вход 40 признака контрольной точки, вход 41 син-. хронизации блока, третий выход 42 блока, второй выход 43 блока.

Блок 13 памяти (фиг.4) содержит запоминающее устройство 44, магистральный приемник 45, мультиплексор

46, вход 47 записи, информационный вход-выход 48, вход 49 выбора кристал— ла, адресный вход: младшие разряды

50, старшие разряды 51, Блок 5 управления памятью (фиг.5) содержит элементы И 52 и 53, элементы .И-НЕ 54-56, элемент 2И-ИЛИ-НЕ 57, дешифратор 58, вход 59 записи, вход

60 разрешения записи, шестой выход

61, третий выход 62, вход 63 чтения, четвертый выход 64, пятый выход 65, вход 66 первой выборки, вход 67 номера банка памяти, вход 68 второй выборки блока.

Блок 2 работает следующим образом.

Из блока 1 по линии 31 на установочный вход триггера 33 поступает сигнал, гереводящий его в единичное состояние. При этом выходной сигнал триггера 33 поступает в линию 34, вызывая установку отлаживаемой системы в исходное состояние. Этот же сигнал вызывает появление выходного активного сигнала элемента,И 35 в линии 42, который устанавливает триггеры 18 и 19 в исходное положение. Одновременно сбрасывается триггер 36, снимая сиг- . нал в линии 43. При поступлении сигнала по линии 32 триггер 33 переключается в нулевое состояние, снимая сиг" нал в линии 34. При этом разблокируется элемент И 35 и триггер Зб. Снимается сигнал в линии 42, а триггер

36 устанавливается по сигналу дифференцирующей цепочки 37 и при этом выает сигнал в линию 43, что разрешает работу отлаживаемой системы. В процессе работы устройства по линии 41 осуществляется стробирование триггера

36 при выборке очередного кода команды, Если в этот момент присутствует один из сигналов 32, 28, 39 и 40 на входах элемента ИЛИ 38, происходит установка триггера 36 в нулевое состояние и тем самым останавливается работа отлаживаемой системы. При повторном пуске программы сигнал блока

1 по линии 32 через дифференцирующую цепочку 37 вызывает установку триггера 36 в единичное положение и сброс триггеров 18 и 19 по линии 42 выходным сигналом элемента И 35.

Первый блок 12 памяти включает

ОЗУ большого объема для размещения отлаживаемой программы, ОЗУ для размещения рабочих ячеек емкостью не менее 16 байт, ПЗУ для размещения служебных отладочных программ.

Второй блок 13 памяти построен на быстродействующих микросхемах памяти

1 3 14623

K54l ÐÓ2 с организацией 1Кх4 бит, что возможно ввиду того, что в процессе работы во время отладки программ блок 13 представляет собой однобиroвое ОЗУ, Поэтому при записи инфор5 мации используется формат 1Кх4, а в режиме считывания — 4Кх! бит. Объем блока 13 памяти в режиме считывания должен совпадать с объемом блока 12 памяти, предназначенного для хранения отлаживаемой программы, а их адреса должны совпадать.

В блоке 13 памяти двунаправленные выходы блоков 44-46 образуют внутрен-нюю двунаправленную магистраль. При записи информации в блок 13 памяти по линии 47 на управляющие входы запоминающего устройства 44 и приемни- 2р ка 45 поступает сигнал, подготавливающий схему к записи информации с линий 48, которая через приемник 45 поступает во внутреннюю магистраль.

При подаче сигнала 49 происходит за- 25 пись информации в запоминающее уст- .:. ройство 44 по адресу, поступающему по линиям 50. Запись производится словами по четыре бита. При считывании информации адрес ячейки также за- 30 дается кодом, поступающим по линиям

50. По приходу сигнала 48 считывания информация поступает во внутреннюю магистраль. По старшим разрядам ад,реса 51, поступающим на адресный вход мультиплексора 46, производится выбор одного бита, который передается в блок 2 останова по линии 40.

В блоке 5 управления памятью при поступлении сигнала по линии 59 в за- 4р висимости от сигнала в линии 60 происходит либо выдача сигнала в линию

61 с выхода элемента И 52, либо с выхода элемента И 53 на первые входы элементов И-НЕ 54 и 56 и элемента

2И-ИЛИ-НЕ 57. Далее, если, сигнал в линии 29 имеет низкий уровень, то элемент И 54 выдает сигнал в линию

62, а в противном случае выдается сигнал в линию 47. Выходной сигнал элемента И 54 поступает на вход элемента И 55, который вырабатывает сигнал разрешения работы дешифратора 58.

Элемент 57 вырабатывает разрешающий сигнал для второй половины дешифрато55 ра 58. При наличии единичйого сигнала в линию 30 разрешающий сигнал с выхода элемента 57 выдается постоянно. Элемент И 55 выдает сигнал также

26

4 при поступлении сигнала с линии 63.

Дешифратор 58 вырабатывает сигнал и под управлением кодов, поступающих по линиям 66-68.

Элемент 6 задержки представляет собой интегрирующую цепочку. Постоянная времени выбирается такой, чтобы задержать срабатывание второго коммутатора 7 на время занесения кода в регистр 21.

Блок 16 дешифрации предназначен для выработки сигналов 61, 67-69 в функции от режима работы, задаваемого блоком l сигналами в линиях 29, 30 и

26. Для минимизации аппаратных затрат блок 16 выполнен на программируемом ПЗУ, которое должно хранить карты распеределения памяти для случая эмуляции ПЗУ отлаживаемой микропроцессорной системы и во время записи информации в первой 12 и второй 13 блоки памяти. Сигнал линии 60 вырабатывается во время эмуляции ПЗУ при выдаче с входа 14 адреса, принадлежащего области ПЗУ. Кроме того, дешифратор 16 вырабатывает сигнал в линии

69, поступающий на элемент ИЛИ 17.

Он выдается при эмуляции ПЗУ, если адрес выборки команды не совпадает с областью эмулирующего ОЗУ.

Триггеры 18 и 19 представляют со" бой I-К и D-триггеры соответственно. .Триггер 18 взводится сигналом 61 блока 5 управления памятью, а триггер 19 срабатывает по сигналу с синхронизирующего нхода 8 устройства, поступающего при операциях со стеком, при наличии активного уровня сигнала на выходы схемы 5 сравнения. Сброс триггеров !8 и 19 происходит по сигналу в линии 42.„

Схема И-ИЛИ 20 выполнена на микросхемах К555ЛР11, причем сигнал линии 30 поступает на входы И, а сигналы с синхронизирующего входа и выхоI да элемента ИЛИ 17 подаются на вторые два входа И.

Устройство работает в двух режимах: "Эмуляция" и "Контроль".

B режиме "Эмуляция может осуществляться выполнение команд отлаживаемых программ либо с максимальной скоростью работы процессора отлаживаемой системы, либо покомандно. В режиме Эмуляция" осуществляется контроль работы отлаживаемой программы: проверяются адреса, к которым происходит обращение при выборке кодов ко1462326 манд; контролируются выполняемые циклы записи данных и блокируются поПытки записи в область эмулирующего

ОЗУ; контролируется глубина стека в процессе работы программ; в случае достижения программой одного из заданных адресов (контрольная точка) выдается сигнал останова. ! В случае возникновения ошибок или ри достижении контрольной точки в егистр 21 заносится адрес команды, ри выполнении которой возникла ошиба. В режиме "Контроль" осуществляет ся доступ к блоку 12 памяти для запи ;си/считывания, запись контрольных точек в блок 13 памяти. Доступ к реги,:стру 21 может осуществляться в обоих режимах.

Устройство работает следующим об-! разом.

В регистре 26 управления блока 1 вначале набирается нулевая комбинация, переводящая сигнал линий 29-32 в состояние логического нуля, При поступлении сигнала 29 в блок 5 запре;:щается работа логических схем 56 и 57 и разрешается работа схемы 54.

Низкий уровень сигнала линии 30 блокирует работу схемы 57 по вторым входам и переключает первый и второй коммутаторы 4 и 7 на передачу сигналов с входов ll и 15 соответственно. Низкий уровень сигнала в линии 31 переводит триггер 33 блока 2 останова в единичное состояние. Выходной сигнал триггера 33 вызывает формирование низкого уровня сигнала схемой И 35 в линии 42, который переводит в нуле" вое состояние триггеры 18 и 19, а также устанавливает в нулевое состояние триггер 36, который снимает сигнал в линич 43. Наличие соответствующих уровней сигналов в линиях 34 и 43 вызывает переход отлаживаемой системы в исходное состояние и блокирование ее работы в этом состоянии. Далее может быть произведена загрузка отлаживаемой программы в эмулирующее

ОЗУ блока 12 памяти. При этом с ин-< формационного входа 11 через первый коммутатор 4 на информационный вход первого блока 12 памяти передаются коды отлаживаемой программы, а с ад" ресного входа 15 передаются соответствующие адреса. Через второй коммутатор 7 коды адресов передаются на адресные входы блока 12 памяти и бло ка 16, который по старшим разрядам адреса с учетом состояния сигналов линий 29 и 30 вырабатывает сигналы

66-68, причем в линиях бб и 67 уровни сигналов активны, а сигнал в линии 68 пассивен. Уровень сигнала линии 60 имеет значение "1, так как в режиме"Контроль может производиться запись в область эмулирующего ОЗУ

10 блока 12 памяти. При поступлении с коммутатора 7 активного сигнала линии 59 схема И 53 вырабатывает сигнал, который вызывает формирование схемой И-HE 54 активного уровня сигнала в линии 62, который переводит

ОЗУ блока 12 в режим записи информации. Одновременно сигнал схемы И-НЕ

54 поступает на вход схемы И-HE 55, которая вырабатывает стробирующий

2р сигнал, поступающий на дешифратор 58, разрешая выдачу одного из сигналов выборки в линиях 64. При поступлении этих сигналов в блок 12 памяти происходит запись информации, В случае

25 считывания информации из блока 12 памяти с коммутатора 7 по линии 63 поступает на схему 55 сигнал для выработки строба, разрешающего работу дешифратора 58, который формирует сигЗО нал в одной из линий 64. При поступлении этих сигналов в блок 12 памяти происходит считывание информации из выбранного банка. При программировании контрольных точек производится заЗ5 пись информации в блок 12 памяти.

При этом коды адресов и данных поступают с входов устройства 11 и 15 через коммутаторы 4 и 7, а запись происходит по приходу сигнала линии 59, 40 выдаваемого коммутатором 7.

Кроме того, должен быть переведен в единичное состояние сигнал линии

29 регистра 25 блока 1 ° Этот сигнал ..поступает в блоки 6 и 16, которые по

45 старшим разрядам адреса, поступающим с коммутатора 7, вырабатывает сигналы в линиях 60, 66-68, причем сигнал линии имеет единичное значение, разрешая работу схемы И 53, сигнал линии

5п бб пассивен, запрещая работу дешифратора 58 на линии 64 и 65, а сигналы линий 67 и 68 разрешают выработкусигналов в линиях 49 дешифратором 58.

При поступлении сигнала линии 59 с

5б коммутатора 7 схема И 53 вырабатывает сигнал, поступающий на второй вход схемы И-HE 56 и вход схемы 2И-ИЛИ-НЕ

57 ° При наличии единичного значения сигнала линии 29 схема И-HE 56 выра1

14623 батывает сигнал в линии 47, переводящий запоминающее устройство 44 и приемник 45 блока 13 памяти в режим записи.. Схема 57 по конъюнкции сигна5 лов линий 29 и выходного сигнала схемы И 53 вырабатывает сигнал стробирования дешифратора 58 для выдачи сигналов линий 49. Они поступают на . вход 44 выборки запоминающего устрой- lp ства 44 блока 13 памяти и происходит запись информации с линий 48 по адресу, задаваемому кодом с линий 50. По окончании записи контрольных точек сигнал линии 29 должен быть переведен 15 в пассивное состояние. Для перевода устройства в режим "Эмуляция" сигнал линии 30 блока. 1 переводится в единичное состояние. Запуск отлаживаемой программы происходит в два этапа: 20 вначале сигнал с линии 31 регистра

25 блока 1 переводится в единичное состояние. При этом снимается сигнал с установочного входа триггера 33 блока 2 останова. Затем сигнал линии 25

32 также перводится в единичное состояние. При этом происходит переключение триггера 36 в нулевое состояние, и снимается сигнал в линии 34.

Одновременно сигнал линии 32 через ЗО дифференцирующую цепочку 37 устанавливает триггер 36, который выдает сигнал в лийию 43, что разрешает работу отлаживаемой системы с нулевого адреса. Схема И 35 при переключении сигнала линии 34 снимает сигнал линии

42 с триггеров 18 и 19, разрешая их работу, так как сигнал линии 30 принял единичное значение и произошло ,переключение коммутаторов 4 и 7 íà 4р прием сигналов с информационного и адресного входов 10 и 14 устройства соответственно. Поф воздействием сигнала линии 30 схема 2И-ИЛИ-НЕ 57 блока 5 выдаех постоянный разрешающий сигнал 45 на вход дешифратора 58. Этим же сигналом блок 16 настраивается на работу в режиме эмуляции.

При выполнении отлаживаемой про-. граммы происходит считывание команд 50 из области эмулирующего ОЗУ блока 12 памяти по сигналу линии 63 аналогично описанному. Отличие заключается в том, что дешифратор 58 блока 5 выдает активные сигналы по всем линиям 66-68 55 и считывание происходит одновременно из блоков 12 и 13 памяти под управлением сигналов линий 49, 64 и 65. Сиг- нал линии 47 пассивен. Поэтому зало-26 8 минающее устройство 44 блока 13 памяти находится э режиме считывания, а приемник 45 отключен от информационных линий 48. По сигналам линий 50 из запоминающего устройства 44 с приходом сигнала 49 происходит считывание информации, которая по внутренней магистрали блока 13 памяти поступает на информационнь1е входы мультиплексора 46, который управляется сигналами старших разрядов адреса линий 51. С выхода мультиплексора 46 выбранный бит по линии 40 поступает на вход схемы ИЛИ 38 блока останова. При выдаче с коммутатора 7 кода адреса, принадлежащего эмулирующему ОЗУ бло ка 12 памяти, блок 16 выдает нулевой сигнал в линию 60 и если поступает сигнал записи по линии 59, та происходит блокирование его распространения через схему И 53. Срабатывает схема И 52, выдавая сигнал в линйю

61. Этот сигнал устанавливает триггер

18, фиксируя попытку записи в область эмулирующего ОЗУ. При выдаче с коммутатора 7 адреса, не совпадающего с картой памяти, заданной сигналами линий 27 регистра 23 блока 1, блок 16 выдает сигнал в линию 69, которыйпоступает на схему ИЛИ 17. Схема 3 сравнения постоянна анализирует коды, .поступающие с выхода коммутатора 7, сравнивая их с кодами линий 27 регистра 24 блока 1. При совпадении этих кодов схема 3 выдает сигнал на триггер 19. В процессе отработки программы отлаживаемой системой на синхронизирующий вход 8 устройства поступают сигналы выборки кода команды и выдачи содержащего указателя стека. Код указателя стека подается на вход 14 устройства. При наличии на входе тригге-!

Ipa 19 сигнала са схемы 3 сравнения в момент поступления с входа 9 устройства сигнала выдачи содержимого указателя стека происходит срабатывание триггера 19. Сигналы блока 1, блока

13 памяти и выходной сигнал схемы

ИЛИ 17 опрашиваются блоком 2 астанава по приходу с синхранизирующега входа

8 сигнала выборки кода команды. При наличии хотя бы одного активного сигнала на входе схемы ИЛИ 38 она вырабатывает сигнал, поступающий на информационный вход триггера 36, и по приходу сигнала линии 41 с синхрони— зирующего входа 8 о выборке кода команды триггер 36 взвадится, снимая

9 14623 сигнал в линии 43, который вызывает останов выполняемой программы. Сигналом 41 при отсутствии сигнала схемы

ИЛИ 17 постоянно стробируется регистр

21 через схему И-ИЛИ 29. В этот ре5 гистр заносится код адреса, выдавае": мый коммутатором 7. В случае возникновения ошибочной ситуации в процес-. се выполнения отлаживаемой программы выходной сигнал схемы ИЛИ 17 блокирует занесение очередного адреса вы борки кода команды по приходу сигна: ла линии 41 и регистра 21 сохраняется

: адрес кода команды, в которой произошла;15 ошибка. Это обеспечивает получение программистом адреса ошибочной команды без дополнительных действий.

При переводе устройства в режим

"Контроль" сигналом линии 30 блока 1 20 производится занесение в регистр 21 кода адреса останова отлаживаемой системы, так как на управляющий вход коммутатора 7 сигнал линии 30 поступает через элемент 6 задержки. Нели-.. 25 чие в регистре 21 адреса останова позволяет управлять переходами про цессора, выполняющего отлаживаемую программу, на адресе блока 13 памяти, хранящие служебные отладочные прог- 30 раммы и осуществлять таким образом исследование результатов прогона отлаживаемой программы. Таким образом, предлагаемое устройство обеспечивает доступ к блокам памяти как для загрузки информации, необходимой для проведения отладки программы, так и для контроля содержимого с целью управления процессором отладки. Такая ,организация устройства позволяет осу- 40 ществлять отладку программ в диало говом режиме, в также существенно ускорить этот процесс, Формула иэ обретения 4g

Устройство для отладки микропро:цессорных систем, содержащее блок регистров ввода, блок останова, схему сравнения, два коммутатора, блок уп:- .б0 равления памятью, элемент задержки, два блока памяти, причем выход адреса переполнения указателя стека блока регистров ввода соединен с первым информационным входом схемы сравнения, выходы покомандного режима работы, установки в исходное состояние и пуска блока регистров ввода подключены к одноименным входам блока останова, 26 10 вход синхронизации блока останова подключен к входу синхронизации устройства, первый и второй выходы блока останова являются соответственно выходами установки в исходное состояние и останова устройства для подключения к управляющей шине отлаживаемой системы, выход задания режима работы блока регистров ввода соединен непо-. средственно с первым управляющим вхо,дом первого коммутатора и через элемент задержки с управляющим входом второго коммутатора и с входом задания режима работы блока управления памятью, выход программирования контрольных точек блока регистров ввода соединен .с одноименным входом блока управления памятью, первый и второй информационные входы-выходы первого коммутатора являются соответственно первым информационным входом-выходом устройства для подключения к информационной шине отлаживания системы и вторым информационным входом-выходом устройства для подключения к информа" ционной шине отлаживаемой системы, информационные входы-выходы первого и второго блоков памяти соединены с третьим информационным входом-выходом первого коммутатора, выход признака контрольной точки второго блока памяти соединен с одноименным входом бло- . ка останова, первый выход блока управления памятью сОединен с вторым управляющим входом первого коммутатор ра и с входом записи второго блока памяти, вход выбора кристалла котораго соединен с вторым выходом блока управления памятью,, третий выход которого соединен с третьим управляющим входом первого коммутатора и с входом записи первого блока памяти, первый и второй входы выбора кристал": ла которого соединены с четвертым и пятым выходами блока управления памятью„ первый и второй информационные входы второго коммутатора являют-, ся соответственно первым адресным входом устройства для подключения к шине адреса отлаживающей системы и вторым адресным входом устройства для подключения к шине адреса отлаживаемой системы, группа выходов второго коммутатора соединена с адресными входами первого и второго блоков па" мяти, с вторым информационным входом схемы сравнения и входами записи и чтения блока управления памятью, о т14623 л и ч а ю щ е е с я тем, что, с целью расширения функциональных возмо."<ностей за счет обеспечения работы устройства в режимах контроля и эмуляции, оно содержит блок дешифрации, 5 два элемента ИЛИ, два триггера, элемент И и регистр, причем группа выходов второго коммутатора соединена с информационными входами регистра, вы- 10 ходы кода распределения адресов, программирования контрольных точек и задания режима работы блока регистров ввода и группа выходов второго коммутатора подключены к информационному входу блока дешифрации, первый, второй, третий, четвертый и пятый выходы которого соединены соответственно с входами разрешения записи, первой выборки, номера банка памяти, второй выборки блока .управления памятью и с первым входом первого элемента ИЛИ, выход которого соединен с входом ошибки блока останова и с пер26 12 вым входом элемента И, вход синхронизации устройства подключен к синхровходу первого триггера и к второму входу элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом задания режима работы блока регистров ввода, выход второго элемента ИЛИ соединен с входом записи регистра, выход которого является выходом адреса ошибки устройства, третий выход блока останова соединен с входами сброса первого и второго триггеров, шестой выход блока управления памятью соединен с установоч" . ным входом второго триггера, информационный вход первого триггера соединен с выходом схемы сравнения, выход второго триггера соединен с вторым входом первого элемента ИЛИ, третий вход которого соединен с выходом первого триггера.

27

29

31.

32

17

39

40 2

18

19

13

43

Код распределения адресов банков памяти блоков 12 и 13

Код адреса переполнения указателя стека

Сигнал покомандного режима работы

Сигнал программирования контрольных точек

Сигнал задания режима работы устройства

Установка в исходное состояние

Сигнал пуска

Сигнал установки в исходное состояние отлаживаемого устройства

Сигнал ошибки

Сигнал контрольной точки

Сигнал выборки кода команды

Установка трйггеров в исходное состояние

Сигнал останова

Сигнал записи контрольных точек

Первая информационная шина блока 1

Вторая информационная шина блока I

Шина управления блока 1

Выходная шина устройства

Входная шина синхронизации устройства

Выходная шина устройства

13

14

1462326

Продолжение таблицы

12

13

12

13

12

13

50

7

59

18

61

5

63

7

12

16!

ll

16

16

5

17

67

68

Информационные сигналы

Первый сигнал выбора кристалла

Сигналы младших разрядов адреса

Сигналы старших разрядов адреса

Сигналы записи

Сигналы разрешения записи

Сигнал ошибки записи

Сигнал записи,в эмулирующее ОЗУ

Сигнал чтения

Второй сигнал выбора кристалла

Третий сигнал выбора кристалла

Сигнал "Выборка 1"

Сигнал "Номер банка"

Сигнал 1Выборка 2"

Сигнал ошибки адреса

Шина данных коммутатора 4

Выходная шина коммутатора 7

II

Шина управления блока 16

Шина управления блока !6

1462326

1462326

Составитель Д.Ванюхин

Редактор Ю.Середа Техред Л.Олийнык Корректор С. Шекмар

Заказ 714/48 Тираж 667 Подписное

ВЯЯКЩ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул..Гагарина,101