Устройство автоматического выбора диапазона измерений

 

Изобретение может быть использовано в цифровых вольтметрах. УстX е ройство автоматического выбора диапазона измерений имеет аналого-цифровой преобразователь 1, элемент И 2, элементы ИЛИ 3,14, дешифратор 4, блок 5 масштабирования, генератор 6 тактовых импульсов, блок 7 индикации, регистр 8, элементы 10,11 задержки, триггер 15, логический блок 16, элемент НЕ, блок памяти. Б описании изобретения приведена электрическая схема дешифратора. Оптимальный диапазон измерения устанавливается по окончании первого цикла измерения, чем обеспечивается высокое быстродействие устройства. 1 з.п. ф-лы,, 5 ил. 7 (Л С Фп.

СОЮЗ СОВЕТСНИХ

СОЯ4АЛИСТИЧЕСНИХ

РЕСПУБЛИН

{19) (1!) А1 (у 4 0 01 R 15/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВторСН0МУ CBMQETEAbCTB Y Лв

ГОСУДАРСТВЕННЫЙ HOMHTET

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯ1М

ПРИ ГКНТ СССР (21) 4144454/24-21 (22) 10. 11.86 (46) 07.03.89. Бюл. И- 9 (72) И.Г.Сибиряк (53) 621. 317 (088.8) (56) Авторское свидетельство СССР

В.1132235, кл. С 01 R 15/08, .1982.

Авторское свидетельство СССР

У 1112292., кл. С 01 R 15/08) 1981. (54) УСТРОЙСТВО АВТОМАТИЧЕСКОГО ВЫБОРА ДИАПАЗОНА ИЗМЕРЕНИЙ (57) Изобретение может быть использовано в цифровых вольтметрах. Устройство автоматического выбора диапазона измерений имеет аналого-цифровой преобразователь 1, элемент И 2, элементы ИЛИ 3,!4, дешифратор 4, блок

5 масштабирования, генератор 6 тактовых импульсов, блок 7 индикации, регистр 8, элементы 10, 11 задержки, тригrep 15, логический блок 16, элемент НЕ, блок памяти. B описании изобретения приведена электрическая схема дешифратора. Оптимальный диапазон измерения устанавливается по окончании первого цикла измерения, чем обеспечивается высокое быстродей- . ствие устройства.. 1 з.п. ф-лы, 5 ил.

1464111

Изобретение относится к измерительной технике и может быть использовано в цифровых вольтметрах.

Цель изобретения — повышение быстродействия при выборе диапазона измерений.

На фиг.1 и 2 представлена функциональная схема устройства автоматик ческого выбора диапазона измерений; на фиг.3 — функциональная схема аналого-цифрового преобразователя; на фиг.4 — временные диаграммы работы устройства; на фиг.5 — дешифратор.

Устройство автоматического выбора диапазона измерений содержит аналого-цифровой преобразователь 1 (АЦП), элемент И 2, первый элемент ИЛИ 3, дешифратор 4, блок 5 масштабирования, выход которого соединен с первым 2п входом АЦП 1, генератор 6 тактовых импульсов, блок 7 индикации, регистр

8, первый 9, второй 10 и третий f1 элементы задержки, второй 12, третий

13 и четвертый 14 элементы ИЛИ, триг- 25

rep 15, логический блок 16, элемент

НЕ 17 и блок 18 памяти.

Выход генератора 6 соединен с.вторым входом АЦП 1, с вхоцом установки . в "0" регистра 8 и первым входом бло-30 ка 16, выход которого соединен с входом установки в "0" блока 18 памяти и триггера 15, выхоц которого соеди нен с первым и через элемент 9 задержки с вторым входами дешифратора

4, Выход элемента 9 соецинен с первым входом элемента И 2, второй вход которого соединен с тактовым входом триггера 15, вторым вхоцом логического блока 16 и через элемент 10 задержки — с первым выходом АЦП 1. Вторая выходная шина АЦП 1 соединена с первой входной шиной блока 7 индикации, второй вход которого соединен с первым выходом блока 18 памяти и первыми входами элементов ИЛИ 3, 12 и 13. Выход элемента ИЛИ 13 соединен с первым входом блока 5 масштабирования, второй вход которого соединен с вторым входом элемента ИЛИ 3, третьим входом блока 7 индикации, вторым выходом .блока 18 памяти и вторым входом второго элемента ИЛИ 12, выход которого соединен через третий элемент 11 задержки с третьим входом ло-.

55 гического блока 16, четвертый вход которого соединен с третьим входом блока 5, первым выходом дешифратора

4, третьим входом первого элемента

ИЛИ 3 и первым входом четвертого элемента ИЛИ 14.

Выход элемента ИЛИ 14 соединен с четвертым входом блока 7 индикации, пятый вход которого соединен с вторым входом элемента.ИЛИ 14, третьим выходом блока 18 памяти, вторым входом элемента ИЛИ 13 и через элемент HE

17 — с четвертым входом блока 5 масштабирования. Выход АЦП 1 с третьего по шестой соответственно соединены через регистр 8 с входами с третьего по шестой дешифратора 4, седьмой вход которого соединен с пятым входом логического блока 16 и пятым выходом регистра 8, Кестой выход регистра 8 соединен с восьмым входом дешйфратора

4, второй, третий и четвертый выходы которого соединены соответственно с первым, вторым и третьим входами блоO ка 18 памяти, тактовый вход которого соединен с выходом элемента И 2. Седьмой выход регистра соединен с третьим входом АЦП 1 и шестым входом логического блока 16. Выход первого элемента ИЛИ 3 соединен с шестым входом блока 7 индикации.

АЦП 1 (фиг.3) содержит триггер 19, инверсныи выход которого соединен с базой транзистора 20, коллектор которого соединен с первым входом компаратора 21, с выходом генератора 22 тока и с первым выводом конденсатора

23, второй вывод которого и эмиттер транзистора 20 соединен с общей шинои-. Выход компаратора 21 соединен с входом установки в "0" триггера 19 и с первым выходом АЦП 1. Второй вход компаратора 21 соединен с первым входом АЦП 1. Прямой выход триггера

19 соединен с входом управления управляемого генератора 24 импульсов, выход которого соединен с тактовым входом первого двоична-десятичного счетчика 25, выход переполнения которого соединен с третьим выходом АЦП и с тактовым входом второго двоична-десятичного счетчика 26, выход переполнения которого саединен с четвертым выходом AIIIf 1 и с тактовым входом третьего двоична-деcÿòè÷íoão счетчика 27, выход переполнения которого соединен с пятым выходам АЦП

1 и с тактовым входам четвертого двоична-десятичного счетчика 28, выход переполнения которого соединен с шестым выходом АЦП 1, Выкал установки в "1" триггера 19 ссединен с вторым

3 14641 входом AIIII 1 и с входами установки в "О двоично-десятичных счетчиков

24 — 27, выходы разрядов которых соответственно соединены с входами де5 шифратора 29, тактовый вход которого соединен с третьим входом АЦП 1.

Дешифратор 4 (фиг.5) содержит первый 30, второй 31, третий 32 и четвертый 33 элементы И, триггер 34, 10 интегрирующую цепочку 35, блок 36 формирования короткого импульса по фронту входного сигнала (при переключении логического уровня из "О" в

"1"), блок 37 формирования короткого импульса по срезу входного сигнала (при переключении логического уровня из 1 В О )

Первый и второй входы элемента И

30 соединены соответственно с пятым и четвертым входами дешифратора 4, а выход — с третьим выходом дешифратора

4. Первый и второй входы элемента И

31 соединены соответственно с третьим и вторым входами дешифратора 4, а вы- 25 ход — с вторым выходом дешифратора

4. Первый и второй входы элемента И

33 соединены соответственно с первым и седьмым входами дешифратора 4, а выход — с первым выходом дешифратора

4. Первый вход элемента И 34 соединен с выходом блока 36, второй вход — с выходом интегрирующей цепочки 35, а выход — с S-входом триггера 34, выход которого соединен с четвертым выходом дешифратора 4. D-вход тригге ра 34 соединен с шестым входом дешифратора 4, а С-вход — с выходом блока

37. Входы блоков 36 и 37 объединены. ,и соединены с восьмым входом дешифратора 4, Устройство работает следующим образом.

Максимальное напряжение, которое можно подавать на второй вход АЦП 1, равняется u,„ „ ==9,999 В, при этом на

45 цифровом индикаторе блока 7 индика ции (фиг.1) высвечивается четыре цифры 9. Коэффициенты деления на первом, втором и третьем выходах делителя наI

50 пряжения в блоке 5 масштабирования соответственно равны 1:2, 1:20, 1:200.

При замкнутом ключе в цепи обратной связи операционного усилителя коэффициент равен 2, а если ключ разомкнут, то коэффициент передачи ра- вен 20.

Выбор ди апа зон а измерений осуществляется по окончании измерения неиз.вестного напряжения Ц при минимальном коэффициенте передачи блока 5 масштабирования следующим образом.

В первый момент времени после включения напряжения питания интегрирующая цепочка 35 обеспечивает логический

"0" на выходе элемента И 33, который, поступая на S-вход триггера 34, устанавливает его в единичное состояние, и на четвертом выходе дешифратора 4 появляется логическая "1". Первый импульс генератора 6 устанавливает в

"0" регистр 8. Потенциал логической

"1" на втором входе логического блока 16 разрешает прохождение этого импульса на его выход, тем самым устанавливая в "О" триггер 15 и блок 18.

Потенциалы логического "О" на входах блока 5 масштабирования поддерживают минимальный коэффициент передачи блока 5 масштабирования, равный К„=1:

: 100.

В блоке,7 индикации под действием потенциала логической " 1" на выходах элементов ИЛИ 14 и 13 соответственно светятся индикаторы десятичной запятой и единиц измерения.

Одновременно первый импульс генератора 6 сбрасывает двоично-десятичные счетчики 25 — 28 в АЦП 1 (фиг.2) и взводит триггер 19 (фиг.4а и б).

Потенциалом логического О" с инвертирующего выхода триггера 19 закрывается транзистор 20 и конденсатор 23 заряжается током от генератора 22 тока (фиг.4в). В то же время потенциал логической "1" разрешает работу управляемому генератору 24 импульсов.

Импульсы этого генератора подсчитываются двоично-десятичными счетчиками. В момент равенства линейно нарастающего напряжения на конденсаторе

23 и входного напряжения на втором входе АЦП 1 срабатывает компаратор

21 (фиг.4в и г). Импульсом окончания преобразования с выхода компаратора

21 триггер 19 устанавливается в исходное состояние (фиг.4б и г), транзистор 20 открывается и разряжает конденсатор 23. Потенциал логического "0" с прямого выхода триггера 19 запрещает работу управляемому генератору 24. Число импульсов, сосчитанных двоично-десятичными счетчиками

25 - 28, прямо пропорционально величине напряжения на втором входе АЦП 1;

Если число сосчитанных импульсов

f T -9, т.е. U„<.1 В, то в теченйе

5 1464111 6 времени пр емени преобразования ни на одном (высвечивается 000,0 MV) На этом из входов регистра 8 не появляются заканчивается выбор диапазона измереимпульсы с выходов переполнения дво- ния и его индикации для первого слуично-десятичных счетчик в н — есятичных счетчиков 25 - 28

5 чая. На второй вход АИП 1 подается

АЦП 1 (фиг.3). Так как комбинация ло- напряжение U „ величиной: гических "0" и "1" на входах дешифра- К„ с 1 ° 10 (10 В. тора не изм

4 не изменяется то не изменяет- Если число сосчитанных импульсов

Ф

I ся состояние его выхода, т.е. на пер- « 99, т.е. Б„"-10 В, то в течение, вом и четвертом выходе логические 10 времени преобразования на третьем "1", на втором и третьем - логичес- входе регистра 8 появляется хотя бы один импульс с выхода переполнения

Импульс окончания преобразования двоично-десятичного счетчика 25 с втоРого выхода АЦП 1, пРойдЯ чеРез . (фиг.3), что приводит к переключению

; элемент 10 задержки (фиГ ° 4г и д) э ко 15 этого триггера. Новая комбинация ло,торый задерживает этот импул на гических "0" и "1" на первом и втором время установления окончательных сос- входах дешифратора 4 дешифрируется

1I < II т ояний в дв оично-десятичных счетчиках т ак, что потенциал ло гиче с кои 1, 2 5 — 2 8, взводит триггер 1 7 (фи г . 4 е ) появляется на е го втором входе, и и проходит на выход элемента H 1 7 . 20 следо вательно, н а втором входе блока (фиг . 4 ), так как момент появления 1 8 . Импульс окончания преобразования на втором входе элемента И 1 7 пот е н- с второго выхода АЦП 1, пройдя эле циала логического " 0 ", - запрещающего ме нт 1 0 задержки, взводит триггер 1 5, ( прохождение импульса на выход, задер- что приводит к появлению потенциал, жан (фиг,4ж) элементом 28 з д рж„„ ° 25 логического "0" на четвертом выходе

1 Импульс с выхода элемента И 2 прохо- дешифратора 4 ° Этот же импульс, прой; дит на тактовый вход блока 18 и по- дя через элемент И 2, проходит на тенциал логической "1" (фиг.4и) .с выход элемента ИЛИ 12. Элемент 11 запервого выхода дешифратора 4 фикси- держки задерживает на время, равное ется в соответствующем разряде бло- З0 длительности импульса окончания прерует ка 18. Одновременно из перепада на- образования, момент появления эт

° этОГО пряжения на выходе триггера 15 блок потенциала логической "1" на входе

37 в дешифраторе 4 формирует импульс, логического блока 16, предотвращая который поступает на тактовый вход . тем самым возможность прохождения триг гера 34 и устанавливает его в ну- этого импульса на выход элемента и

35 левое состояние, Так как íà его D-вход сброс триггера 15. подан сигнал логического ."0" с тре- -Аналогично появление логического тьего выхода блока 8 (Фиг.4з), раз- . "Ю на четвертом выходе де шифратора мыкается соответствующий ключ в бло- 4 приводит к погасанию индикатора ке 5 масштабирования и гаснет индика- десятичной запятой и индикатора едитор единиц измерения блока 7. .ниц измерения в блок

40 е 7..Но в то же время потенциал логической "1" через э е ен ИЛИ 13 по т ает а го выхода блока 18 через элемент ИЛ4 уп на второ вход блока 5, установлению устанавливая коэффициент деления де- 4

passen% 2. Этот же потенциал, проинвертированный элементом величинои ех х и

=П ° К (10 1 (10 В. Этот

НЕ 17 поступает на четвертый вход

У в я с ломо ью е- же потенциал логи" . логической "1" включает блока 5, устанавливая с помощью. реиндикатор десятичной запятой и, пройзист р в обратной связи коэффициент 50 дя через элеме передачи операционного усилителя, дикатор едини иц измерения в блоке 7 (высвечивается 0 000 V) т д блока 5 масштабирования устанавливаK =10 (фиг.4в), Этот же Если число сосчитанных импульсов ется равным „= иг. в потенциал логической "1" включает 55 «9999, т.е. х > ие в емени преобразования на входах индикатор единиц измерения блока 7 ние вр ист а 8 появляются импульсы с выи, пройдя через элемент ИЛИ 14, под- регистр икато а еся-, ходом переполнения двоична-десятичных держивает свечение индикатора десясчетчиков 25— — 28 (ф 3) Потенциал тичной запятой в блоке 7 индикации иг °

° 1464111 8 логической "1" с первого выхода ре- блока масштабирования, второй вход гистра 8 поступает на третий вход которого соединен с вторым входом

АЦП 1, т,е, на вход гашения дешифра- первого элемента ИЛИ, третьим входом тора 29 (фиг.З), четырехразрядный блока-индикации вторым выходом бло5 цифровой индикатор гасится, светятся ка памяти и вторым вх д р кото ого соединен только индикаторы десятичной запятой элемента ИЛИ, выход р и индикатор единиц измерения в блоке через третий элемент задержки с тре7. Такой вид блока 7 индикации сигна- тьим входом логического блока, четлизирует о том, ч то величина напря- 10 вертый вход которого соединен с трежения U превысила максимальное зна- .. тьим входом блока масштабирования, чение измеряемых напряжений. первым выходом д .Р ешиф атора третьим

Таким образом, оптимальный диапа- входом перв е вого элемента ИЛИ и первым зон измерения устанавливается по окон-. входом ч т р м четве того элемента ИЛИ, выход кото oro соединен с четвертым входом чании первого цикла измерения, чем 15 K T p обеспечивается высокое быстродейст- блока инд ц ика ии пятый вход которого соединен с вторым входом четвертого вие предлагаемого устройства. элемента ИЛИ, с третьим выходом блоФормула изобретения :ка памяти с вторым входом третьего

20 элемента ИЛИ и через элемент НЕ с

1. Устройство автоматического вы- четвертым входом блока масштабировабоРа диапазона измеРений, содеРжащее 1 я, в оды ан ого- фрового пре баналого-цифровой преобразователь разователя с третьего по шестой соеэлемент И, первый элемент ИЛИ, дешиф- динены через регистр с входами . Ратор блок масштабирования выход 25 шифратора с третье о по шестой сокоторого соединен с первым входом ответственно, седьмой вход которого аналого-цифрового преобразователя соединен с гятым входом логического о т л и ч а ю щ е е с я тем, ж, блока и пятым выходом регистра, шесс целью повышения быстродействия при той в од которого соединен с пят выборе диапазона измерений, в устройим- ®0 ство "epe b " "e Р а о им пульсов, блок индикации, регистр, первый, второй и третий элементы за- . держки второй третий и четвертый .которого сое нены соответственно с элементы ИЛИ, триггер, логический первым, вторым и третьим входами блоблок,- элемент НЕ, блок памяти при- З5 ка памяти, тактовый вход которого сочем выход генератоРа тактовых импУль" единен с выходом элемента И, седьмой сов соединен с втор™ входом аналого- Bblxop регистра соединен с третьим цифРового пРеобРазователЯ с входом входом аналого-цифрового преобразоваУстановки в "О" РегистРа и пеРвым . теля и шесты входом логичеекого б овходом логического блокав выход ко- 40 ка, в од первого элемента ИЛИ со иторого соединен с вход™ установки нен с шестым входом блока индикации. в "О" блока памяти и триггера, выход

2. Устройство по п., о т л и которого соединен с первым входом дею щ е е с я тем, что дешифратор соф ато а и входом первого элемента шигФвр р н н с держит четыре элемента И, триггер, задержки, выход которого соединен с 45 д и ато а и с первым интегрирующую цепочку, лок ор вторым входом деширатора и с ой вхо кото-, вания короткого и импульса по фронту входом элемента И, второи вход к ом т г- входного сигнала, лок ор б ф мирования ,рого соединен с тактовым входом трнго бло- . короткого импульса по срезу входного гера вторым входом логического лоS ки - сигнала, причем входы этих блоков ка и через второй элемент задержкиового объединены и соединены с восьмым с первым выходом аналого-цифрового ф пе вый и второй о ная ши- входом дешифратора, первы" преобразователя, вторая выходная о - входы первого элемента сое

И динены на которого соединена с первои входым и вто ой соответственно с пятым и четверт ной шиной блока индикации, второи ф а пе вый и второй вым вы- входами дешифратора, первый вход которого соединен с перв вхо ы второго элемента со

И единены одом блока памяти и первыми входами д хо ответственно с третьим и вторым первого, втор р

oro и т етьего элемен- со т шиф атора первый и второй и ичем выход третьего эле- входами де р тов ИЛИ, причем в .вхо ы третьего элемента И соединены мента ИЛИ соединен с первым входом .входы тр

14641 ж л и я

Ц)иг, 2 зо j соответственно с первым и седьмым входами дешифратора, выход блока формирования короткого имп очьса по фронту входного сигнала соединен с первым входом четвертого элемента И, 5 второй вход которого соединен с выходом интегрирующей цепочки, вход которой соединен с источником напряже-, ния, выход четвертого элемента И соединен с входом установки триггера, 11 о информационный вход которого соединен с шестым входом дешифратора, тактовый вход триггера соединен с выходом блока,формирования короткого импульса по срезу входного сигнала, прямой выход триггера соединен с четвертым выходом дешифратора, выходы первого, второго, третьего элементов И соединены соответственно с третьим, вторым, первым выходами дешифратора.

1464111

k. У Ва8

Составитель А.Сазонов

Техред Л.Сердюкова Корректор М.Васильева

Редактор И.,щербак

Заказ 820/49 Тираж 711 Подписное

ВНИИПИ Государственного комитета о изобретениям и открытиям при ГКНТ СССР

113035, Москва,.Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,103