Устройство для измерения разности фаз

 

Изобретение может быть использовано в СВЧ фазоизмерительных системах . Цель изобретения - расширение динамического диапазона входных сигналов и повышение точности измерения. В устройстве устанавливсчется оптимальный уровень мощности входных сигналов с помощью введенных регулируемого аттенюатора 12, запоминающего блока 14, дифференциального усилителя 17, источника 16 опорного напряжения , компаратора 15 и элемента ИЛИ 13. Кроме того, в устройстве выполняются поочередное детектирование входных СВЧ-сигналов и их второй суммы и цифровая обработка продетектированных сигналов с помощью ключей 1 и 2, сумматора 3, блока 4 управления , детектора 5, коммутатора 6, запоминающих блоков 7, и 8, блока 9 вычитания, блока 10 функционального .преобразования., блока 1 I определения отношения, 1 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) (И,) (51)4 G Ol К 25/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfTHRM

ПРИ ГКНТ СССР (21) 4 278653/ 24-21 (22) 27.05.87 (46} 15.03.89, Бюл, 11 - 10 (71) Севастопольский приборостроительный институт (72} А.Ф,Анжиевский, И,Л.Ветров и Н.А.Грудина (53) 621.317.373(088.8) (56} Авторское свидетельство СССР

У 866500, кл. G 01 R 25/00, )980.

Авторское свидетельство СССР .

9 783706, кл. G 01 R 25/00, 1979. (54) УСТРОЙСТВО ДЛЯ ИЗИЕРЕНИЯ РАЗНОСТИ ФАЗ (57) Изобретение может быть использовано в СВЧ-фазоизмерительных системах. Цель изобретения — расширение динамического диапазона входных сигналов и повыщение точности измерения.

В устройстве устанавливается оптимальный уровень мощности входных сигналов с помощью введенных регулируеМого аттенюатора )2, запоминающего блока 14, дифференциального усилителя 17, источника 16 опорного напряжения, компаратора 15 и элемента

HJIH )3. Кроме того, в устройстве выполняются поочередное детектирование входных СВЧ-сигналов и их второй суммы и цифровая обработка продетектированных сигналов с помощью ключей

1 и 2, сумматора 3, блока 4 управления, детектора 5, коммутатора 6, запоминающих блоков 7 и 8, блока 9 вычитания, блока 10 функционального; ,преобразования, блока 11 определения отношения, 1 ил.

1465813

Изобретение относится к измерительной технике и может быть использовано в фазоизмерительных системах, в том числе миллиметрового и субмиллиметрового диапазона волн,.

Цель изобретения — расширение динамического диапазона входных сигналов и повышение точности измерения.

На чертеже приведена структурная схема устройства.

Устройство содержит ключи 1 и 2, сумматор 3, блок 4 управления, детектор 5, коммутатор 6, первый 7 и вто ройй 8 запоминающие блоки, вычитающий блок 9, блок 10 функционального пре1 образования, блок 11 определения отношения, регулируемьй СВЧ-аттенюатор

12, элемент ИЛИ 13, третий запоминающий блок 14, компаратор 15, источ- 20 ник 16 опорного напряжения и дифференциальный усилитель 17„.

Управляющие входы ключей 1 и 2 соединены с соответствующими выходами блока 4 управления, а выходы ключей

1 и 2 соединены с входами сумматора

3. Выход сумматора 3 через регулируемый СВЧ-аттенюатор 12 соединен с. входом детектора 5, выход которого, подключен к входу коммутатора 6 и входу дифференциального усилителя 17, Второй вход дифференциального усилителя 17 соединен с источником 16 опорного напряжения, а выход с входами запоминающего блока 14 и компара35 тора 15. Управляющий вход компаратора 15 подключен к шестому выходу блока 4 управления. Выход компаратора

15 подключен к первому входу элемента ИЛИ 13, соединенного вторым входом 4 с пятым выходом блока 4 управления.

Выход элемента ИЛИ 13 соединен с управляющим входом запоминающего блока

14, соединенного выходом с управляющим входом аттенюатора 12. Управляю" щий вход коммутатора 6 подключен к третьему выходу блока 4.управления.

Первый выход коммутатора 6 подключен к входу запоминающего блока 7, второй выход коммутатора б подключен к нй50 входу запоминающего блока 8, а третЖ выход - к первому вхоцу вычитающего блока 9. Управляющие входы запоминающих блоков 7 и 8 соединены с четвертым выходом блока 4 управления, вы 55 ходы запоминающих блоков 7 и 8 соединены соответственно с первым и вторым входами блока 10 функционального преобразования и вторым и третьим входами вычитающего блока 9, выходом соединенного с первым входом блока

)1 определения отношения, Второй вход блока 11 определения отношения соединен с выходом блока 10 функционального преобразования, При этом выход блока 11 является выходом устройства.

Работа устройства основана на .. принципе установления оптимального уровня мощности входных сигналов, поочередного детектирования входных

СВЧ-сигналов и их векторной суммы, обработки продетектированных сигналов в решающем устройстве.

Процесс измерения осуществляется автоматически в два этапа. ha первом этапе производится оптимальная установка уровня мощности на СВЧ-детекторе, на втором этапе — измерение разности фаз. Внутри каждого этапа работа осуществляется циклически по три такта.

Первый этап работы устройства служит для установки необходимого ослабления регулируемого аттенюатора 12.

Для этого импульсом с первого выхода блока 4 управления открывается опорный канал, одновременно с пятого выхода блока 4 управления через элемент

ИЛИ 13 на управляющий вход третьего запоминающего блока 14 подается импульс <,, Длительность импульса с,, равна длительности первого такта, Напряжение с выхода СВЧ-детектора 5, пропорциональное мощности сигнала опорного канала, подается на вход, дифференциального усилителя 17 и коммутатора 7, Поступая через элемент

ИЛИ 13 на управляющий. вход запоминающего блока 14, импульс а, разрешает прохождения выходного напряжения дифференциального усилителя 17 на управляющий вход регулируемого аттенюатора 12, На другой вход усилителя

17 подается опорное напряжение от источника 16, Усиливая разность выходного напряжения СВЧ-детектора 5 и опорного напряжения U, дифференциальный усилитель 17 своим выходным напряжением через открытый запоминающий блок 14 изменяет ослабление о6 регулируемого аттенюатора 12 так, чтобы выходное напряжение детектора

5 равнялось Ue Величина П выбирается такой, чтобы при этом рабочая точка находилась иа верхней границе квадратичного участка СВЧ-детек1465813 тора 5. Во втором и третьем тактах первого этапа работы сравнивается мощность сигнала измерительного канала и мощность сигнала векторной суммы на входе СВЧ-детектора 5 с мощностью опорного сигнала и установление такового ослабления регулируемого аттенюатора 12, чтобы рабочая точка СВЧ-детектора 5 при детек- )p тировании наибольшего из трех сигналов находилась на верхней границе квадратичного участка характеристи-. ки. В момент окончания импульса 8, запоминающий блок 14 переходит в режим хранения величины выходного на-. пряжения дифференциального усилителя

17, поддерживая ослабление регулируемого аттенватора 12 на уровне р6 .

В дальнейшем работа запоминающего 20 блока 14 определяется состоянием компаратора 15.

Во время второго такта на втором выходе блока 4 управления формируется импульс, открывающий входной ключ 25

2, На время второго такта входной ключ ) закрывается, Если во втором такте при величине ослабления Ы регулируемого аттенюатора 12 выходное напряжение детектора 5 превышает U Ä З0 срабатывает компаратор )5, сравнивающий выходное напряженке блока 17 с нулевым потенциалом, и через элемент

13 ИЛИ вновь открывает запоминающий блок 14, 35

Выходным напряжением дифференци" ального усилителя )7 устанавливает" ся большее ослабление регулируемого аттенватора )2, обеспечивающее уменьшение выходного напряжения детекто- 4 ра 5 до уровня U . Если выходное нао пряжение детектора 5 во втором такте меньше U, то компаратор 15 ие срабатывает, и запоминающий блок 14 хранит ослабление регулируемого аттенюатора 12 на уровне первого такта, Аналогично работает устройство в третьем такте первого этапа. Для его формирования ключи 1 и 2 открываются одновременно, БО

По прошествии первого этапа работы устройства ослабление регулируемого аттенюатора )2 фиксируется на некотором уровне oC«„ обеспечивающем детектирование максимального сигнала иа верхнем пределе квадратичного участка, сигналы меньших уровней заведомо находятся на квадратичном участке., 4

На втором этапе (этапе измерения) такты работы кличей повторяются, однако импульсом cz с шестого выхода блока 4 управления компаратор 15 стробируется, что фиксирует величинуЫ«на время всего второго этапа работы устройства, При этом амплитуды входных сигналов СВЧ остаются такими же, как и на первом этапе, а наибольшее из выходных напряжений

СВЧ-детектора 5 остается равным U.", Следовательно, сохраняются соотноше= ния между выходными напряжениями

СВЧ-детектора 5, определяющие измеряемую разность фаз, Величины этих напряжений описыва-Ю ются следувщими формулами:

U, Ьо „»(К<С, Е,) - напряжение первого такта; U =boL (К С F ) - наа+ пряжение второго такта; Ь,=ЬЫ,„,((КC,Å,) +

+(K CUE ) +?K$ C С Е,Е соз g„- напряжение третьего такта; где oL ä. — коэффициент передачи регулируемого аттенюатора 12; Е,, E — амплитуды входных сигналов; К,, К вЂ” коэффициенты передачи ключей 1 и 2; С, С вЂ” коэффициенты передачи каналов сумматора 3; g — измеряемая разность фаз.

В первом такте через коммутатор

6 напряжение 11, подается на запоминающий блок 7. Во втором такте через коммутатор 6 напряжение U< поступает на запоминающий блок 8, В третьем, такте через коммутатор 6 напряжение

1!з поступает на вычитающий блок 9, иа который одновременно поступают напряжения U u U с запоминающих блоков 7 и 8, Вычитавщий блок производит обработку сигналов по алгоритму:

U =U -U -Ug =а4 1,Ь сoscp». Одновременно сигналы 1,, U из запомичающих блоков 7 и 8 подаются на блок

10 функционального преобразования, производящий перемножение входных сигналов и извлечение квадратного корня, На его выходе формируется сигнал 11 =a U U . Обработка сиг5 5 налов в блоке 1) определения отношения дает на выходе сигнал U»,„

= а coscp где а - масштабный коэффициент, который не зависит от амплитуд входных СВЧ-сигналов, частотных характеристик СВЧ-узлов (Ь, К, К, С, С ) и неквадратичности характеристики СВЧ-детектора 5.

Таким образом, детектирование

СВЧ-сигналов осуществляется на квад1465813

Составитель М.натанова

Редактор Л,Пчолинская Техред А.Кравчук Корректор И.Муска

Заказ 941/46

Подписное

Тираж 711

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113О35, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãoðoä, ул. Гагарина,101 ратичном участке, прн любых амплитудах входных СВЧ-сигналов на верхней границе квадратичного участка характеристики всегда увеличивается отношение сигнал/шум на выходе СВЧ-детек5 тора по сравнению с известным устройством при равных условиях, Указанные факторы обеспечивают расширение дина( мического диапазона входных СВЧ-сигналов при одновременном повышении точности измерения, Формула изобретения !

Устройство для измерения разнос— ти фаз, содержащее первый и второй

| ( ключи, выходы которых соединены с соответствующими входами сумматора, а управляющие входы — с первым и вторым выходами блока управления, детек- 2О тор, коммутатор, первый и второй запоминающие блоки входами соединены с соответствующими выходами коммутатора, при этом третий выход блока управления соединен с управляющим вхо- 25 дом коммутатора, а четвертый — с уп( равляющими входами запоминающих блоков, вычитающий блок и блок функционального преобразования, соединенные входами с выходами запоминающих бло1 ков, а выходами — с входом блока определения отношения, о т л и ч а ющ е е с я тем, что, с целью расширения динамического диапазона входных сигналов и повышения точности измерения, в него введены регулируемый

СВЧ-аттенюатор, третий запоминающий блок, дифференциальный усилитель, компаратор, элемент ИЛИ и источник опорного напряжения, причем регулируемый СВЧ-аттенюатор включен между выходом сумматора и входом детектора, à его управляющий вход подключен к выходу третьего запоминающего блока, один вход дифференциального усилителя соединен с вы одом детектора, а другой — с источником опорного напряжения, выход дифференциального усилителя соединен с входом третьего запоминающего блока и первым входом компаратора, выход которого соединен с одним входом элемента ИЛИ, другой вход которого соединен с пятым выходом блока управления, а выход элемента ИЛИ соединен с управляющим входом третьего запоминающего блока, при этом второй вход компаратора соединен с шестым выходом блока управления,