Устройство для контроля программно-логических матриц

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для автоматической проверки функционирования программируемых логических матриц. Цель - увеличение быстродействия, для достижения которой устройство содержит блок сравнения 6, блок индикации 5, три счетчика 9,25,27, регистры 2,3, эле

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК (бц 4 G 06 F 11/26 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4300028/24-24 (22) 24.08.87 (46) 30.03.89.Бюл. Ф 12 (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) В.А.Телековец, А.А.Семерников и М.В.Телековец (53) 681.3 (088.8) (56) Авторское свидетельство СССР

В 561965, кл. С 06 Р 11/22, 1977.

Авторское свидетельство СССР

В 1160414, кл. G 06 F 11/00, 1985. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПРОГРАММН0-ЛОГИЧЕСКИХ МАТРИЦ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для автоматической проверки функционирования программируемых логических матриц. Цель — уве.личение быстродействия, для достижения которой устройство содержит блок сравнения 6, блок индикации 5, три счетчика 9,25,27, регистры 2,3, эле1469504 менты ИЛИ 18,20, коммутатор 11, блок памяти 1, триггер сбоя 7, элементы

И 14,16,29, 23,24,28, триггеры 26,17, 15, генератор 21 и формирователь импульсов 22, шифратор 13, блок элементов ИСКЛЙЧАМЩЕЕ ИЛИ.В каждом цикле

Изобретение относится к автоматике и вычислительной технике и может быть использовано для автоматичес— кой проверки функционирования программируемых логических матриц (ПЛМ), Цель .изобретения — повышение быстродействия.

На фиг.l приведена структурная схема устройства; на фиг.2 — времен- tl0 ная диаграмма работы устройства.

Устройство содержит блок 1 памяти. регистры 2 и 3, блок элементов ИСКЛ10ЧАЯЩЕЕ ИЛИ 4, блок 5 индикации, блок

6 сравнения, триггер 7 сбоя, элемент 15

ИЛИ 8, счетчик 9, выход 10 устройства для подключения к входам ПЛМ, коммутатор ll, вход 12 устройства для подключения к выходам ПЛМ, шифратор 13, элемент И 14, триггер 15, 20 группу элементов И .16, группу триггеров.17, элемент ИЛИ 18, генератор

19 тактовых импульсов, элемент

ИЛИ 20, генератора импульсов, состоящий из генератора 21 и формирователя 22 импульсов, элемента И 23 и

24, счетчик 25, триггер 26 управления, счетчик 27, элементы И 28 и 29 °

Устройство работает следующим об30 разом.

В блок 1 памяти заносится прог— рамма формирования функций IIJIM, а.в регистр 3 — некоторая константа, характеризующая состояние ее выходов (О - прямые, 1 — инверсные). Прог- 35 рамма составляется с учетом прожига связей,не участвующих в формировании заданных функций ПЛМ, и содержит

N=0(n+2k) однобитных слов (Q - число элементов И матрицы; k » -число вхо- 40 дов матрицы; и — число выходов матрицы). Отсутствию связей (прожиг) элемента матрицы в программе соответствует "О", а наличию связей — "1". контроля на входы контролируемой матрицы подаются тесты со счетчика 9.

Каждый цикл состоит из нескольких этапов, в каждом из которых определяется требуемое значение выходов контролируемой матрицы. 2 ил., l табл.

Все триггеры и счетчики устройства устанавливаются в нулевое состояние, Работа устройства синхронизируется с помощью формирователя 22 импульсов, который вырабатывает две серии сдвинутых во времени импульсов (ТИ1 и ТИ2) и счетчика 27. На управляющие входы коммутатора 11 и на входы двух младших разрядов адреса блока 1 памяти подаются значения адреса с выходов второго и третьего разрядов счетчика 27. Адрес функций И (Ро) задается счетчиком 25 (с = 0,1,...,Q-1).

В каждом i-м (i=1 2,...,2" ) цикле контроля на выходы 10 устройства (на входы контролируемой ПЛМ) и на информационные входы коммутатора 11 подается тестовый k-разрядный код с выходов счетчика 9. Каждый цикл состоит из О этапов,. в каждом из которых определяется требуемое значение функции Fq и соответствующие ей значения выходов ПЛМ (в соответствии с программой и контрольным кодом).

По импульсу ТИ1 в регистр 2 заносится из блока 1 восьмиразрядное слово, соответствующее прямым и инверсным значениям входных величин IIJIM (А, А,...,А + ) в программе, котоЭ рое сравнивается в шифраторе 13 со значениями четырех младших разрядов контрольного кода (К,....,К.»).

Примеры формировайия значений выходов шифратора 13 в зависимости от программного слова для контрольного кода К,...+KJ+z = 0101 приведены

° ° ° в таблице.

Если в программе записано, что данное значение входного сигнала (А . или А ) входит в логическое

J выражение для функции Fq, но отсутствует в контрольном коде (К; или

1469504

K)), то шифратор выдает на первом выходе "1" и триггер 15 перебрасывается в единичное состояние импульсом ТИ2 (Fq = 0),запирает вход эле- мента И 29 и остается в этом состоянии до конца q-го этапа контроля.

После подачи.и анализа четвертого программного слова (А <,,...,А, ) счетчик 27 (десятичный счетчик) переходит в состояние 1000. При этом из блока 1 памяти в регистр 2 записьгвается программное слово состояния выходов ПЛМ при данной функции 7<1 (старший разряд адреса равен 1). 15

Если Fq = 1, то триггер 17 выходной функции, в которую входит (согласно программе) значение Fq, перебрасывается (импульсом с выхода элемента

И 28) в единичное состояние и на — 20 ходится в этом состоянии до оконча- ния цикла Импульс с выхода элемента

И 24 (ТИ2) перебрасывает в нулевое состояние триггер 15, а счетчик 25 адреса поступает импульс приращения. 25

На этом заканчивается q-й этап работы и начинается (q+1)-й.

По окончании О-го этапа (единица в старшем разряде счетчика 25) или при наличии "1" на втором выходе 30 шифратора 13 (число используемых функций Р меньше О) триггер 26 управления перебрасывается импульсом

ТИ1 в единичное состояние, устройство переходит в режим сравнения полученного эталонного кода состояния выходов ПЛМ (с выходов триггеров 17} с реальным кодом контролируемой ПЛМ, который подается на входы 12 устройства. При наличии инверсных выходов 40

ПЛМ эталонный код инвертируется блоком 4.

Если коды ПЛМ и устройства контроля совпадают, то триггеры 15 и 17 обнуляются, в счетчик 9 добавляется единица, и начинается (i+1)-й цикл контроля. При несовпадении кодов триггер 7 сбоя перебрасывается в единичное состояние (по переднему фронту импульса триггера 26 управления).

Формирователь 22 импульсов запирается потенциалом триггера 7 сбоя, режим контроля останавливается в

i-м цикле.

Блок 5 индикации показывает значение i-го контрольного кода, при котором происходит сбой, а также значения выходов контролируемой ПЛИ и эталонного кода.

По окончании (2"" ) "ro цикла контроля устройство выдает сигнал окончания контроля.

Формула изобретения

Устройство для контроля программно-логических матриц, содержащее блок сравнения, блок индикации, два

I счетчика, два регистра, первый элемент ИЛИ, коммутатор, блок памяти, триггер сбоя, пять элементов И, два триггера, генератор тактовых импульсов, причем первый выход генератора тактовых импульсов соединен с первыми входами первого и второго элементов

И, выход первого элемента И соединен со счетным входом первого счетчика, выход переноса которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с прямым выходом триггера сбоя, выход первого элемента ИЛИ подключен к входу блокировки генератора тактовых импульсов, второй выход которого подключен к тактовому входу первого регистра, группа разрядных выходов первого счетчика является группой выходов устройства для подключения к группе входов контролируемой программируемой логической матрицы и соединена с группой информационных входов коммутатора и первой группой информационных входов блока индикации, вторая группа информационных входов которого является группой входов устройства для подключения к группе. выходов контролируемой ПЛМ и соединена с первой группой входов блока сравнения, выход "Равно" которого соединен с входом установки триггера сбоя, разрядные выходы второго счетчика соединены с входами адреса блока памяти, выходы третьего и четвертого элементов И подключены к входам установки первого и второго триггеров соответственно, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены шифратор, блок элементов ИСКЛИЧАР111ЕЕ ИЛИ, элементы И с шестого по тринадцатый включительно, триггеры с третьего по д вятый включительно, а также третий счетчик, второй и третий элементы ИЛИ и триггер управления, синхровход которого соединен с третьим выходом генератора тактовых импульсов, информацйон1469504

Старший разряд адреса

Выходы

Программное слово

Fq Кц

А1 Aj А +, А +, А + АУ А,„А, 1 0

0 0

1 1

0 0

0 0 0 0 1 0 ) 0 0

0 1 1. 0 0 0 1 0 0

1 1 1 1 1 1 1 1 0

Х Х. Х Х Х Х Х Х 1 ный вход триггера управления подключен к выходу второго элемента ИЛИ, а прямой выход триггера управления соединен с вторым входом первого эле5 мента И, с входами сброса второго и третьего счетчиков и синхровходом триггера сбоя, выход переполнения второго счетчика соединен с вторым . входом второго элемента ИЛИ, первый 10 вход которого подключен к первому выходу шифратора, второй выход которого соединен с первым входом третьего элемента И, второй вход которого подключен к третьему выходу генерато- 15

Ра тактовых импульсов, первый разРядный выход третьего счетчика соединен с первым входом четвертого элемента И, второй вход которого соединен с вторым разрядным выходом треть- 20 его счетчика и первым входом пятого элемента И, третий и четвертый разрядные выходы которого соединены с первым и вторым адресными входами блока памяти и первым и вторым управляю- 25 щими входами коммутатора, группа выходов которого соединена с первой группой информационных входов шифратора, вторая группа информационных входов которого соединена с группой ЗО выходов первого регистра и вторыми входами второго и с шестого по двенадцатый элементов И включительно, первые входы которых подключены к выхоДУ тринадцатого элемента И, первый вход которого соединен с инверсным ,выходом первого триггера, а второй вход тринадцатого элемента И соединен с выходом четвертого элемента И, выходы элементов И с шестого по двенадцатый включительно соединены с соответствующими входами установки триггеров с третьего по девятый включительно, входы сброса триггеров с второго по девятый включительно соединены с выходом первого элемента

И, а группа прямых выходов триггеров с второго по девятый включительно соединена с первой группой входов блока элементов ИСКЛ)ОЧАЯЩЕЕ ИЛИ, вторая группа входов которого соединена с группой выходов второго регистра, группа выходов которого подключена к третьей группе информационных входов блока индикации и второй группе входов блока сравнения, выход пятого элемента И соединен с первым входом третьего элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, выход третьего элемента ИЛИ соединен с входом сброса первого триггера, стробирующий вход шифратора соединен с входом старшего разряда адреса блока памяти и пятым разрядным выходом третьего счетчика, выходы блока памяти подключены к информационным входам первого регистра, счетный вход второго счетчика соединен с выходом переполнения третьего счетчика, счетный вход которого соединен с первым выходом генератора тактовых импуль- . сов.

1469504

ТИО

ТИ1

ТИ2

QTBC0

СТЗС17

СТ3СП

СТЯГА

Составитель А.Сиротская

Редактор Л.Пчолинская Техред Л.Сердюкова Корректор М.Пожо

Заказ 1360/54 Тираж 667 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r Ужгород, ул. Гагарина, 101