Устройство для приема тональных сигналов

 

Изобретение относится к электросвязи. Цель изобретения - повышение помехозащищенности, быстродействия и точности приема. Устр-во содержит синхронные детекторы 1, интегрирующие блоки 2, состоящие из интеграторов 3, задающий генератор 4, фазовращатели 5, блок 6 синхронизации, блоки 7 выделения модуля, блок 8 выделения максимального сигнала, блок 9 декодирования и решающий блок 10, состоящий из порогового блока 11, ключей 12-14, блока 15 памяти, делителей 16 и 17 уровня, компараторов 18 и 19, триггера 20, блоков 21,22 и 26 совпадения, М-разрядного распределителя 23 импульсов и эл-тов ИЛИ 24 и 25. Цель достигается за счет вышеуказанного выполнения решающего блока 10, позволяющего блоку декодирования 9 осуществить оценку длительности каждого входного импульса и расшифровку всей кодовой комбинации. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК,SU,» 1474858 А1 (51)4 Н 04 В 3/54

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, Н A BTOPCHOMV СВИДЕТЕЛЬСТВУ )-: / (21) 4274720/24-09 (22) 01.07.87 (46) 23.04,89. Бюл. № 15 (71) Государственный научно-исследовательский энергетический институт им. Г.М.Кржижановского (72) А.M.Ïîíoìàðåâ и Е.С.Толкачева (53) 621.395.73.023 (088.8) (56) Авторское свидетельство СССР ,¹ 1234980. кл. Н 04 В 3/54, 1985. (54) УСТРОЙСТВО ДЛЯ ПРИЕМА ТОНАЛЬНЫХ

СИГНАЛОВ (57) Изобретение относится к электросвязи. Цель изобретения — повышение помехозащищенности, быстродействия и точности приема. Устройство содержит синхронные детекторы 1, интегрирующие блоки 2, состоящие й. Сиги. из интеграторов 3, задающий генератор 4, фазовращатели 5, блок 6 синхронизации, блоки 7 выделения модуля, блок 8 выделения максимального сигнала, блок 9 декодирования и решающий блок 10, состоящий из порогового блока 11, ключей 12 - 14, блока 15 памяти, делителей 16 и 17 уровня, компараторов 18 и 19, триггера

20, блоков 21, 22 и 26 совпадения, М-разрядного распределителя 23 импульсов и элементов ИЛИ 24 и 25. Цель достигается за счет вьппеуказанного выполнения решающего блока 10, позволяющего блоку декодирования 9 осушествить оценку длительности каждого входного импульса и расшифровку всей кодовой комбинации, 1 ил.

Вх. синее

В блоке 6, выполненном на основе 50 кольцевого распределителя, непрерывно формируется К последовательностей импульсов для управления интеграторами 3 интегрирующих блоков 2, Одно именные интеграторы 3 всех интегрирующих блоков..2 работают синхронно.

Каждый интегратор 3 работает в режиме запись - считывание — сброс информации, 1 14748

Изобретение относится к электро-, связи и может быть использовано в системах передачй информации по электрическим сетям в тональном диапазоне частот. 5

Целью изобретения является повышение помехозащищенности, быстродействия:и точности приема.

На чертеже представлена структурная электрическая схема устройства 10 для приема тональных сигналов.

Устройство содержит N синхронных

Детекторов 1, Минтегрирующих блоков 2, каждый из которых состоит из К интеграторов 3, задающий генератор 4, f5

N — 1 фазовращателей 5, блок 6 синхронизации; N блоков 7 выделения модуля, блок 8 выделения максимального сигнала, блок 9 декодирования и решающий блок 10, содержащий пороговый 20 блок 11, первый 12, второй 13 и третий 14 ключи, блок 15 памяти, первый

16 и второй,. 17 делители уровня, первый 18 и второй 19 компараторы, триггер 20, первый 21 и второй 22 блоки совпадения, М-разрядный распределитель 23 импульсов, первый 24 и вто рой 25 элементы ИЛИ и (M-1) дополнительных блоков совпадения.

Устройство для приема тональных сигналов работает следующим образом. .Задающий генератор 4 непрерывно формирует последовательность импуль° сов с частотой, равной частоте сигнала для управления синхронными 35 детекторами 1. Равенство частот обеспечивается синхронизацией, например, частотой сети, общей для передающего и приемного устройств. Фазовращатели

5 обеспечивают сдвиг управляющих 40 сигналов соседних синхронных детекторов 1. Наличие N синхронных детекторов 1, .работающих с равномерным фазовым сдвигом относительно соседних, позволяет выделять частоту сигнала 45 при произвольной ее фазе относительно последовательности импульсов задающего генератора 4.

58 2

В блоке интегрирования 2 в течение каждого интервала один из К интеграторов работает. в режиме считывания и сброса информации, остальные (К-, 1) интеграторов — в режиме записи информации, причем для каждого их этих интеграторов режим записи начинается со сдвигом на такт относительно соседних. Информация на выходе интегрирующего блока обновляется с дискретностью Т „,/(K 1) — период интегрирования, выбираемый по условию отстройки от помех.

Каждый импульс кодовой комбинации, заполненный частотой сигнала и появившийся на входе устройства, преобразуется в группу импульсов на выходе интегрирующего блока 2. Число импульсов в группе зависит от длительности входного импульса и степени ее дискретизации, т. е. дли" тельности такта. По условиям выделения полной амплитуды и отстройки от помех длительность входного импульса должна быть больше периода интегрирования Т, равенство допустимо лишь в случае наличия синхронизации начала импульса с началом такта.

В общем случае, при отсутствии синхронизации начала импульса с тактом работы интеграторов 3, длительность интервала нарастания амплитуд импульсов на выходе интегрирующего блока 2 превышает длительность

Т„„ на один такт,и равна К тактам.

Длительность интервала спада амплитуд остается равной Т,„, или (К-1) тактам.

В одном из N каналов устройства, для которого фазовый сдвиг между частотой сигнала и управляющими импульсами синхронного детектора 1 минимальный, амплитуды импульсов на выходе интегрирующего блока 2 по абсолютной величине больше соседних.

Именно с этого канала через блоки 7 и 8 импульсы с выхода интегрирующего блока 2 попадают на вход решающего блока 10.

В решающем блоке 10 импульсы пос тупают на вход порогового блока 11, при срабатывании которого триггер 20 переходит в состояние "1" и через второй блок 22 разрешает прохождение тактовых импульсов на второй вход

M-разрядного распределителя 23. Тактовые импульсы следуют с периодом

Tö„ /(К-1), и с приходом каждого импульса M-разрядный распределитель

1474858

I0!

25

35

23 переходит в следующее положение.

Тактовые импульсы формируются в блоке 6 и с третьего дополнительного

его выхода поступают на второй вход второго блока 22.

В начале каждого такта в первом

18 и втором 19 компараторах происхо, дит сравнение амплитуды импульса на входе решающего блока 10 в текущий такт с уровнем в предшествующий такт.

Предшествующее значение амплитуды входного импульса запоминается и хранится в блоке 15. На выходе первого компаратора 18 единичный сигнал появляется в том случае, когда амплитуда импульса в текущий такт не меньше чем в раз превышает предшествующее значение. Это происходит на нарастающем фронте импульсов на входе решающего блока 10, соответствующем переднему фронту входного импульса. На выходе второго компаратора 19 единичный сигнал появляется в том случае, когда текущее значение импульса не менее чем в р раз меньше предшествующего. Это происходит на падающем фронте импульсов на входе решающего блока 10, соответствую-. щем заднему фронту входного импульса. Коэффициенты 4 и р обеспечивают,— ся первым 16 и вторым 17 делителями.

Сравниваемые сигналы поступают на входы первого 18 и второго 19 ком.параторов через первый 12 и третий

14 ключи, которые работают синхронно и открываются импульсом управления с первого дополнительного выхода блока 6. После окончания сравнения в каждый такт открывается ключ 13 импульсом с второго дополнительного выхода блока 6 и происходит запись текущего значения амплитуды импульса в блок 15 для сравнения ее со значением. в следующий такт.

М-разрядный распределитель 23 предназначен для определения длительности входного импульса, которая однозначно характеризуется числом информативных импульсов на входе решающего блока 10. Первым тактовым импульсом с выхода второго блока 22

M-разрядный распределитель 23 переводится из нулевого в первое положение, следующим импульсом — во второе. Но если на выходе первого компаратора 18 в момент перехода распределителя во второе положение ,присутствует единичный сигнал, соответствующий существенному изменению амплитуд импульсов от такта к такту, M-разрядный распределитель 23 возвра- щается в первое положение импульсом с выхода первого блока 21. Когда изменение амплитуд импульсов станет незначительным и амплитуды близки к максимальному значению, напряжение на выходе первого компаратора 18 отсутствует, возврат И-разрядного распределителя 23 в первое положение прекращается, и с приходом каждого тактового импульса последний переходит в следующее положение. При существенном уменьшении амплитуд импульсов на входе решающего блока 10 на выходе второго компаратора 19 появляется единичный сигнал, который через второй элемент ИЛИ 25 возвращает триггер 20 и М-разрядный распределитель 23 в исходное нулевое положение. Таким образом, число положений, которые успел пройти

М-разрядный распределитель 23 за время действия одного импульса кодовой комбинации, равно числу наиболее информативных импульсов на входе решающего блока 10, когда отброшены начальный и конечные импульсы с малым относительным уровнем.

Однако длительность нахождения

M-разрядного распределителя 23 в первом положении может быть различной в зависимости от различного числа его возвратов в первое положение.

Поэтому только импульсы с выходов разрядов M-разрядного распределите,ля 23 с второго по M-й через дополнительные блоки 26 и первый элемент

ИЛИ 24 поступают на вход блока 9, в котором осуществляется оценка длительности каждого входного импульса и расшифровка всей кодовой комбина45

Формула изобретения

Устройство для приема тональных сигналов, содержащее N цепей, каждая из которых состоит из последовательно соединенных синхронного детектора, интегрирующего блока и блока выделения модуля, задающий генератор, выход которого подключен к управляющему входу синхронного детектора первой цепи непосредственно и к управляющим входам синхронных детекторов с второй lIoN-й цепой через соответствующий с первого по (N-1)-й

5 1474 фазовращатель, блок синхронизации, К выходов которого подключены к К синхронизирующим.входам интегрирующих блоков всех N цепей, блок выделения максимального сигнала, N вхо5 дов которого подключены к выходам блоков выделения модулч соответствующих N цепей, решающий блок, включенный между выходом блока выделения максимального сигнала и входом блока декодирования, причем синхровизирующий вход задающего генератора объединен с входом блока синхронизации, а входы синхронных детекторов всех N цепей объединены, при этом каждый интегрирующий блок содержит К интеграторов, входы которых объединены и являются входом интегрирующего блока, выходом которого является выход первого интегратора, а управляющие входы К интеграторов являются соответствующими синхронизирующими входами интегрирующего блока, решающий блок содержит блок 25 памяти, последовательно соединенные пороговый блок и триггер, последовательно соединенные компаратор, первый блок совпадения и М-разрядный распределитель импульсов, выход второго разряда которого подключен к второму входу первого блока совпадения, о т л и ч а ю щ е е с я тем, что, с целью повышения помехозащищенности, быстродействия и точности приема сигналов, в решающий

35 блок введены второй блок совпадения, первый и второй- ключи, первый делитель уровня, М-1, дополнительных блоков совпадения, первый элемент

ИЛИ и послеДовательно соединенные третий ключ, второй делитель уровня, второй компаратор и второй элемент

ИЛИ, выход. которого соединен с вто-, рым входом триггера, первый вход

858 6 которого объединен с первыми входами всех (М-1) дополнительных бЛоков совпадения, вторые входы которых подключены к соответствующим с второго по M-й выходам М-разрядного распределителя импульсов, второй вход которого подключен к выходу второго блока совпадения, первый вход которого подключен к выходу триггера, второй вход которого объединен с третьим входом M- разрядного распределителя импульсов, выход М-го разряда которого подключен к второму входу второго элемента ИЛИ, вход порогового блока, являющийся входом решающего блока, объединен с входами первого и второго ключей, выход второго из которых через блок памяти подключен к входу третьего ключа, выход которого соединен с вторым входом первого компаратора, первый вход которого подключен к выходу первого делителя уровня, вход которого объединен с вторым входом второго компаратора и подключен к выходу первого ключа, управляющий вход которого объединен с управляющим входом третьего ключа и является первым управляющим входом решающего блока, вторым управляющим входом которого является управляющий вход второго ключа, второй вход второго блока соВпадения является третьим управляющим входом решающего блока, выходом которого является выход первого элемента ИЛИ, M-1 входов которого соединены с выходами сответствующих М-1 дополнительных блоков совпадения, причем три управляющих входа решающего блока подключены к соответствующим трем дополнительным выходам блока синхронизации, а выходы всех К интеграторов в каждом из N интегри.рующих блоков объединены.

Составитель В.Шевцук

Техред Л.Олийнык

Корректор M.Ïoæî

Редактор И.Шмакова

Заказ 1912/57 Тираж б27 Подпис ное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r Ужгород, ул. Гагарина, 101