Устройство для управления памятью

 

Изобретение относится к вычислительной технике и может быть использовано в системах на основе микроЭВМ для управления оперативными и постоянными запоминающими устройствами. Целью изобретения является повышение достоверности функционирования. Устройство содержит регистр адреса, схему сравнения, блок контроля адреса, блок формирования диагностических сигналов, триггеры 7, элементы НЕ, элементы И, элементы ИЛИ 23, элементы И-НЕ 26, управляющие входы и выходы, шину данных - адреса. Поставленная цель достигается за счет расширения возможностей контроля и диагностики ошибок. 2 з.п. ф-лы, 3 ил., 2 табл.

СОЮЗ СОВЕТСКИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„,34834 i (яп 4 G 1 1 Г 7/00

4 ." и ь -и» и

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4291976/24-24 (22) 30.07.87 (46) ЗО,С5,89, Бюл. Ф 20 (72) И.Н. Бойко, О,Л, Бондарев, !

О.И. Кононенко В,A, Кочергин, Д.В, Иебанон и В.В,, Иоржин (53) 681.32 (088.8) (56) Авторское свидетельство СССР

У 1305771, кл. Г 11 С 7/00, 1985, Авторское свидетельство СССР

Р 1243030, кл, Г 11 Г 7/00, 1984 (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПА1"1ЯТЬК1 (57) Изобретение относ»тся к вычислительной технике и может быть исИзобретение относится к вычислиI тельной технике и может быть использовано в системах на основе микроЗВМ с общей шиной для управления оперативными и постоянными запоминающими устройствами.

Цель изобретения — повышение достоверности функционирования °

На фиг.1 представлена функциональная схема предлагаемого устройства; на фиг,2 — функциональная схема блока контроля тракта адреса; на фиг.3— функциональная схема блока формирования диагностических сигналов, На фигурах приняты следующие обозначения: регистр 1 адреса; схемы 2! — 24 сравнения, блок 3 контроля адреса; блок 4 формирования диагностических сигналов, двунаправлен, ные коммутаторы 5» — 5з, триггеры пользовано в системах на i-спо. о;пи роЭВ>1 для управления оператигными и постоянными запо;. ина1%liнмп устройствами, Целью изобретения явл ется повышение достоверности функционирования. Устройство содержит регистр адреса, схему сравнен»я, блок контроля адреса, блок ":, рм»ронания диагностических сигналов, триггеры, эле.1енты HF., элементы И, элементы 11ЛИ, 3JIe!iенть, 11 1 1, »» 1!;i!! i ;:i;;,,е вхо. ы выходы, ину даннь.х адреса. Поставленная цель дост .гнется за счет расширения возможностей контроля v. » i- о— стики ошибок. " з.п.ф=л:-.:, 3 ил, 2 габл.

6 — 8; элементы ГГ 9 — 12; элеме-!ты И 13-21; элементы ИЛИ ?3-24; элементы И-НЕ 35-27; входы 28 признака записи байта, входы 29 признака режима записи, входы 30 признака режима чтения; входы 31 — 33 признаков режима .дешифрации адреса; вход

34 блокрировки дешифрации адреса; . вход 35 синхронизации обмена, вход

36 выборки, вход 37 признака ошибочной работы памяти, вход 38 признака ошибки в младшем байте; вход 39 признака ошибки в старшем байте; вход 40 признака ошибки в цикле обмена, вход 41 начальной установки, вход 42 импульсного признака ошибки памяти, вход 43 признака аварии источника питания; вход 44 блокиронки сигналов управления записью-чтением вход 45 управления подключением шины

l 48349 1 данных-адреса; вход 46 признака готовности памяти; вход 47 младшего разряда даншж-адреса устройства; выходы разрешения младшего 48 и старшего 49 байтов; выход 50 разре-, шения считывания; выход 51 разрешения выдачи данных устройства; первый выход 52 управления выборкой устроистваü >iвыход 53 синхронизации обмена устройства; выходы 54 и 55 признаков состояния; выход 56 признака ошибочной работы устройства; второй выход 57 управления выборкой устройства; адресн»пr выход 58 устройства; вход-выход 59 кода области адресного пространства устройства; шина 60 данных-адреса устройства; шины связи 61-15 между элементами устройства; мультиплексоры .76 — 76, 77; дешифратор 78, выходы 79„ — 79у мультиплексоров, выход 80 двунаправленного коммутатора; триггеры 81 и

81, элементы ИСК1РЧЛИЦ ЕГ ИЛИ 82 и 8?, элементы HJIH 83, 86; элемен. ты И 87 — 90; элемент НЕ 91; элементы И 9? - 99; элемент ИЛИ IAA; входы

101) — 101з мультиплексоров; входы

102 и 103 логических единиц и нуля; триггеры 104-111; элемент ИЛИ 112; элементы 30

И 113, 114; элемент НГ 115, элемент

116 задержки; вход 117 логического нуля; элементы НК 1 1 8-1 20; группа триггеров 121; элементы И l 22-124; элементы ИЛИ 125-128, элементы ИЛИНК 129-133, элементы связи 134-138 между элементами.

Устройство работает следующим образом.

Устройство для управления памятью работает при отсутствии активных уровней сигналов блокировок íà ВКо дах 34, 44 и 45. По входам 31-34 устройству задается один из режимов селекции адреса, приведенных в табл. 1.

В соответствии с заданным устройству режимом селекции адреса по входам 59 устройству задается код номера управляемой памяти, т,е, зада5О ются значения одного, двух или трех раярядов кода адреса, при совпадении с которыми (разряды кода адреса, поступающие по шине 60 через блок

5>, регистр 1 адреса и блок. 3) схема

S5

?< сравнения выдает активный уровень сигнала на выходе 67, разрешающий выдачу активного уровня сигнала на соответствующий коду адреса вы-. хоц 57 выбора памяти и выход 64 блока 3. По приходу любого из сигналов на входы .35 и 36 устройства поступающий по шине 60 код адреса фиксируется в регистре 1 адреса одновременно с фиксацией уровней сигналов на входе 28 в триггере 6 и сигнала на вхо- . де 47 в триггере 7 ° Далее устройство выполняет цикл чтения или цикл записи. в управляемую память, илп чте-. ние или запись в триггерных схемах блока 4 в зависимости от наличия сигналов на входах 29, 30, 35, 36 устройства. Цикл чтения начинается по приходу сигнала на вход 30 и поступающего через элементы НЕ l0, И 19, И-HF. 25 на выход 50 сигнала разрешения чтения слова из управляемой BQhMTH> при условии наличия сигнала разрешения на выходе 64 блока 3 и отсутстгии сигнала блокировки ца выходе 73 блока 4. Цикл записи начинается по приходу на вход 29 сигнала, поступающего через элемент

НЕ 11, элементы И 20 и 21 и элементы

И-НК 26 и 27 на выходы 48 и 49 в соответствии с уровнем сигнала на выходе 28 и значения триггера 7, при условии наличия сигнала разрешения на выходе 64 блока 3 и отсутствии сигнала блокировки на выходе 73 блока 4.

В ответ на сигналы на выходах 4850 устройства управляемая память должна выдать сигнал на вход 46 устройства, по которому через элементы

НЕ 12 и И 18 устанавливается триггер

8. Лри этом Формируется активный уровень сигнала на выходе 53 устройства и разрешается .выдача элементом

И 18 сигнала управления подключением к общей шине упрагляемой памяти на выходе 51 устройства в цикле чтения.

Возврат триггера 8 в исходное состояние осуществляется через элемент ИЛИ

22 по синхровходу триггера 8 концом сигналов на входах 28 или 30.

Сигнал блокировки выдачи управляющих сигналов на выходе 73 блока

4 Формируется в нем элементом И 122 при поступлении на вход 40 устройства активного уровня сигнала-, а также при обнаружении ошибок имеющимися в устройстве средствами контроля или поступлении на входы 37-39, 42 и 43 устройства сигналов — признаков ошибок. На элементах И 13-16 реализован контроль, выявляющий некорректные

5 1 комбинации сигналов на входах 28 — 3

46 и 47 устройства, а также на выхоI

I де 64. Средства контроля блока 3 реализованы на дублир иттих основной тракт r åëåêöèè адрес мультиплексорах 76,4, схемах 2g,< сравнения; триггерах 8ттд, элементах ИСКЛРЧАттт1iIEE ИЛИ 82, .

При не совпадении результатов селекции кода адреса в основном и дублирующем тракте блок 3 выдает сигнал на выход 65. На элементах И 94-99 и элементе ИЛИ 100 осуществляется контроль "зависания" сигналов на выходах 57 устройства, т. е. при появлении более одного активного уровня на выходах 57 формируется сигнал на выходе 66 блока 3, Значения сигналов на входах 37-39 устройства фиксирутотся в блоке 4 в момент их достоверного значения в триггерах

104, 105, т 107 по сигналам на входах

67 или 68 блока 4, а в триггерах 106 и 108 — по сигналам на выходах 48 и 49 устройства соответственно. Сброс триггеров 104 — 108, а также триггера 111, на выходе которого формируется сигнал признака обнаружения ошибки на выходе 56 устройства, производится при отсутствии обращения к устройству по общей шине, т.е. при отсутствии сигналов на входах 67, 58 блока 4. Активные уровни сигналов на выходах 134-138 триггеров 104-108, а также остальных признаков ошибок, поступающих на входы 42, 43, 65, 66, 69-72 блока 4, устанавливают соответствующие разряды группы триггероа

121, через элементы ИЛИ 125-128 и элемент ИЛИ-НЕ 129 устанавливают триггер 111. Кроме того, при этом может изменяться состояние триггеров

109, 110 в соответствии с табл,2.

48349

0, зттачетнтй триггеров 109 ii 1О по зна— чению уровней сигналов на входе 6 д блока 4. По актттв ому уровню сигнала на входе 41 устройства проняло дится начальная установка триггеров

1Г)9 и 110 и всех разрядов груптты триггеров 121.

Фn ð ì ул а

Выходы 75 группы триггеров 1?1 доступны через коммутатор, 5 для. прочтения по шине 60 устройства при специальных обращениях к нему в цикле чтения как к внешнему устройству по адресу, соответствующему заданному режиму селекции и номеру управляемой памяти, из области адресов (170000 + 170008) В. По завершению этого обращения происходит запись нулевых значений во все разряды группы триггеров 121. !!ри обращении по этому адресу к устройству в цикле записи производится установка

55 и з о б р е т е и и я

1. Устройство для управления памятью, содержащее регистр адреса, схему сравнения, три триггер;., четыре элемента НЕ, девять элементов И, три элемента ИЛИ, три элемента И-1!Г, причем вход признака записи байта устройства подключен к иттформацнсппому входу первого триггера, первому входу первого элемента И, первым входам первого и второгс элементов ИЛИ, выход первого тртгг-eта nepcs первый элемент НЕ подклктчен к первому входу второго элемента И, вхотть. прп;пака режима записи и признака режима чтения устройсттза подключены к входам второго и третьего элементов

НЕ, выход второго элемента riE годключен к пррвому вх-.ду -ретьего элеменTG И Бторому вход5 перва:го элсмента

И, первым входам третьего, четвертого и пятого элемент on И. !n, т ..ход третьего элемента НГ подт;л:.учен к второму входу второ,-о элемет:т» вторым входам третьего элемента И и третьего элемент ИХП1, первым входам шестого и седьмого элементов И, синхровход регистра адреса подключен к стробирующему входу схемы сравнения, синхровходам первого и второго триггеров, инверсный выход второго триггера подключен к второму входу первого элемента ИЛ!1 и к третьему входу первого элемента И, прямой вы-ход и информационный вход второго триггера подключены соответстленттс к второму входу второго элемента ИЛ!1 и к входу младшего разряда данных адреса устройства, выходы первого и второго элементов ИЛИ подключены соответственно к вторым входам четвертого и пятого элементов И, выходы которых подключены соответственно к первым входам первого и второго элементов И-НЕ, вторые входы которых подключены к входу блокировки сигналов управления записью-чтением устройства, выход третьего элемента ИЛИ подключен к синхровходу третьего! 48349 триггера, информациошый вход и вход установки в 1" которого подключены соответственнб к входу логического нуля устройства и к выходу восьмого элемента И, о т и и ч а и щ е е с я тем, что, с целью повышения достоверности фу кционирования, в него введены блок контроля адреса, блок формирования диагностических сигналов fQ и двупаправленный коммутатор, причем входьi блока контроля адреса с первого по восьмой подключены соответственно к входам призпака режима чтения, первого, второго, третьего приз- 15 наков режима дешифрации адреса, блокировки дешифрации адреса. синхронизации обмена, выборки устройства, вы. ходу регистра адреса, выходу схемы сравнения, вход-i.iiõîä блока ко1проля эр адреса подклю:ic. и к входу--выходу кода области адресного пространства устройства, выход двунаправленного коммутатора подключен к информационному входу регистра адреса, девятому входу 25 блока контроля адреса и к первому входу блока <Ьормирования диагностических сигналов, входы которого с второго по девятнадцатый подключены соответственно "к выходу схемы сравнения, пер- () вому, второму и третьему выходам блока контроля адреса, входам признака ошибочной работы памяти, признака ошибки в младшем байте, признака ошибки в старшем байте, признака ошибки в цикле обмена, начальной установки, импульсного признака ошибки памяти, признака аварии источника питания устройства, выходам второго, третьего первого и девятого элементов II., выходам второго, первого и третьего элементов И-НГ, выходы:с четвертого по девятый блока контроля адреса подключены соответственйо к первому и второму информационным входам схемы сравнения, стробирующему входу схемы сравнения, первому и второму выходам управления выборкой и к адресному выходу устройства, десятый выход блока контроля адреса подключен к первому входу девятого элемента И, второму входу шестого элемента И, третьим входам четвертого и пятого элементов И, вход признака готовности памяти устройства через четвертйй

55 элемент НЕ подключен к второму входу.„ девятого элемента И и к первому входу восьмого элемента И, второй вход которого подключен к третьему выходу блока контроля адреса, выход шестого элемента И подключен к первому входу третьего элемента И-НЕ, второй вход которого подключен к входу блокировки сигналов управления записью- чтением устройства, выходы блока формирования диагностических сигналов подключены соответственно к входу направления передач и информационному входу двунаправленного коммутатора, первому и второму выходам состояния устройства, выходу призна— ка ошибочной работы устройства и к третьим входам первого, второго H. третьего элементов И-НГ, выходы которых подключены соответственно к выходам разрешения записи младшего байта„ старшего байта.и разрешения считывания устройства, прямой и инверсный выходы третьего триггера подключены соответственно к второму входу седьмого элемента И и к выходу синхронизации обмена устройства, выход седьмого элемента И подкл.очен к выходу разрешения выдат данных устройства, вход управления подключением шины данных адреса устройства подкл очен к управляющему входу двунаправленного коммутатора„ вход-выход которого подключен к шине данных адреса устройства, 2. Устройство по п.1, о т л и ч а— ю щ е е с я- тем, что блок контроля адреса содержит пять мультиплексоров, дешифратор, два триггера, два элемента ИСКЛ10ЧАИЩЕЕ ИЛИ, три схемы сравнения, два двунаправленных коммутатора, двенадцать элементов И, пять элементов ИЛИ и элемент НЕ, причем первый вход блока подкл10чен к первому управляющему входу первого мультиплексора, первым входом первого элемента И и первого элемента ИЛИ, второй вход блока подкл очен к вторым входам первых элементов И и ИЛИ, второму управляющему входу первого мультиплексора, выходы первых элементов И и ИЛИ и второй вход блока подключены к управляющим входам мультиплексоров с второго по пятый, к управляющему входу первого двунаправленногQ коммутатора, третий вход блока подключен к первому входу второго элемента И, четвертый вход блока подключен к первому входу третьего элемента И и к входам выборки первого и второго двунаправленных коммутаторов, пятый вход блока подключен

1483491 к второму входу третьего элемента И, первому входу четвертого элемента И, первому входу второго элемента ИЛИ, шестой вход блока подключен к третье5 ему входу, через первый элемент HE к второму входу четвертого элемента

И и первому входу третьего элемента

ИЛИ, седьмой вход блока подключен к первым и вторым инАормационным вхо- 10 дам мультиплексоров с первого по третий, инАормационным входам первого и второго двунаправленных коммутаторов, входам с первого по восьмой пятого элемента И, управляющий вход двунаправленного коммутатора подключен к входу логического нуля устройства, восьмой вход блока подключен к первому входу первого элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, второму входу треть- 20 его элемента ИЛИ, стробируюшему входу дешиАратора, вход-выход блока подключен к входу-выходу первого двунаправленного коммутатора, девятый вход блока подключен к входам с пер- g5 вого по восьмой шестого элемента И, первому и второму инАормационным входам четвертого и пятого мультиплексоров, выходы четвертого и пято"

rn элементов И подключены к первом 311 и второму выходам блока, выход первой схемы сравнения подключен к первому входу второго элемента ИСКЛМЧАИ 1ЕЕ ИЛИ и к третьему выходу блока, выход второго мультиплексора под35 ключен к четвертому выходу блока, выход первого двунаправленного коммутатора подключен к пятому выходу блока, первым информационным входам первой второй и третьей схем сравне- 40 ния, вторые входы которых подключены соответственно к выходам третьего, четвертого и пятого мультиплексоров, выход четвертого элемента И подключен к синхровходу первого триггера и к 45 шестому выходу блока, выход второго элемента ИЛИ подключен к седьмому выходу блока, выход дешифратора подключен к восьмому выходу блока, вы-. ход второго двунаправленного мульти50 плексора подключен к девятому выходу блока, выход третьего элемента

ИЛИ подключен к десятому выходу блока, первый разряд выхода дешифратора подключен к первым входам седьмого, «55 восьмого и девятого элементов И, второй разряд выхода дешифратора подключен к второму входу седьмого элемента И, первым входам десятого и одиннадцатого элементов И, третий разряд выхода дешиАратора подключен к первому входу двенадцатого элемента И, вторым входам восьмого и одиннадцатого элементов И, четвертый разряд выхода денифратора подключен к вторым входам одиннадцатого, десятого и девятого элементов И, выходы элементов И с седьмого по двенадцатый подключены соответственно к входам с первОго по шестой пятого элемента ИЛИ„ первый выход первого мультиплексора подключен к первому входу дешифратора, второй выход первого мультиплексора подключен к второму входу дешифргтора, выход четвертого элемента И подключен к синхровходу втopQI о триггера H второму входу пятого элемента И, выход которого подключен к стробирующему входу первой схемы сравнения, стробируюшие входы второй и третьей схем сравнения подключены соответственно к входу логической ед ыщы устройства и к выходу шестого элемента И, выходы второй и третьей схем сравнения подключены соответственно к информационным входам первого и второго триггеров, выходы котора:-,: подключены соответствечно к вторым входам перзого и второго элементов ИСКЛИЧАЛ11ЕЕ ИЛИ, выходы которых подключены соответственно к первому и второму входам четвертого элемента ИЛИ.

3. Устройство по п,1, о т л и ч аю щ е е с я тем, что блок формирования диагностических сигналов содержит восемь триггеров, пять элементов

ИЛИ-HE пять элементов ИЛИ, пять элементов И, четыре элемента НГ„ элемент задержки и группу триггеров, причем первый вход блока подключен к информационным входам первого и второго триггеров, второй вход блока подключен к первому входу первого элемента

ИЛИ, выход которого подключен к установочным входам триггеров с третьего по седьмой и к первому установочному входу восьмого триггера, и через элемент задержки к синхровходам третьего, четвертого и шестого триггеров, выход первого элемента И подключен к синхровходам первого и второго триггеров, выходы триггеров группы подключены к первому выходу блока, выход второго элемента И подключен к второму выходу блока и синхровходам триггеров группы, информа . 483491

»ионные входы которых подключены к входу логического нуля устройства, третий вход блока подключен к гервому входу второго элемента ИЛ11 и входу установк» в 1 первого триггера

11 11

5 гру»1зы1 четвертый ззход блока подключе» к первому входу третьего элемента

ИЛИ» к входу устаповк1з в "1" второго триггера гру»»ы, »лтый вход блока подкл1очен к второму входу первого элемента 1ШИ и к первым входам первого II второго элсме»тов И, шестой

Hход блока подключен к»нозормационному входу третьего триггера, выход которого подключен к первому входу четвертого элемента 1?ЛИ и к входу установки в "1" третьего триггера группы, седьмой вход блока подключен к ин1Ъормационным ззходам четвертого и пятого триггеров, выходы которых подключены. соответственно к входам установки в "1" четвертого и пятого триггеров группы, выходы четвертого и пятого триггеров подключены соответ-75 ственно к первому и второму входам пятого элемента ИЛН, выход шестого триггера подключен к третьему входу пятого элемента ИЛИ и к входу установк» в "1" шестого триггера группы, gg выход седьмого триггера подключен к четвертому входу пятого элемента

ИЛИ и к входу установки в "1" седьмого триггера группы, восьмой вход блока подключен к ин1Ъормационным входам шестого и седьмого триггеров, 35 девятый вход блок а подключ ен к первы>м входам третьего, четвертого и пятого элементов И, десятый вход блока через первый элемент НЕ подключен к входу установки в О восьмого

11 11

> триггера группь и к первым входам первого и второго элементов ИЛИ-ИГ, выходы которых подключены соответственно к первым установочным входам первого и второго триггеров, выходы ко торых подключены соответственно к третьему и четвертому выходам блока, вьзход восьмого триггера подключен к пятому выходу блока » к второму входу пятого элемента И, выход которого подключен к шестому входу четвертого элемента ИЛИ и к выходу установки в "1" девятого триггера группы, двенадцатый вход блока подключен к второму входу второго элемента 11Л11 к входу установки десятого тр»ггера группы, тринадцатый вход блока подключен к третьему входу четвертого элемента ИЛИ и к входу установки в

"1 одиннадцатого триггера группы, четырнадцатый вход блока подключен к второму входу третьего элемента ИЛИ и к входу установки в "1" двенадцатого триггера группы, пятнадцатый вход блока подключен к третьему. входу третьего элемента ИЛИ и к входу установки в "1" тринадцатого триггера группы, шестнадцатый вход блока подключен к четвертому входу четвертого элемента ИЛИ и к входу установки в "l" четырнадцатого триггера групгп1, семнадцатый вход блока через второй элемент IзЕ подключен к синхровходу седьмого триггера, восемнадцатый вход блока через третий элемент

11Е подключен к второму входу первого элемента И и к синхровходу пятого триггера, девятнадцатый вход блока через четвертый элемент НЕ подключен к второму входу второго элемента И, выход второго элемента ИЛИ »одключен к второму входу первого элемента ИЛИН1 . и к первым входам третьего и четвертого элементов ИЛИ-НЕ, выход третьего элемента ИЛИ подключен к вторым входам третьего элемента И и четвертого элемента ИЛИ, выход которого подключен к второму установочному входу восьмого триггера, выход четвертого элемента ИЛИ подключен к первому входу пятого элемента ИЛИ.НЕ, второму входу второго элеменга

ИЛИ-НЕ и к третьему входу четвертого элемента ИЛИ- HE выход пятого элемента ИЛИ подключен к второму гходу четвертого элемента И и к четвертому входу четвертого элемента ИЛИ вЂ , выход третьего элемента И подключен к второму входу третьего элемент- 1?ЛИНГ и к третьему входу первого элемента ИЛИ-IIE, выходы третьего » пятого элементов ИЛИ-НЕ подключены соответственно к вторым установочным входам первого и второго триггеров, выход четвертого элемента И подключен к второму входу пятого элемента ИЛИ-НЕ и к третьему входу второго элемента

ИЛИ-НЕ.

14

1483 191

Т а блин а 1

Функция второй ацресной группы устройства для управления памятью

Объем управляемой памяти, К слов

1 I

59 59 59 „

33 32 31 памяти

То же памяти

То же

0 1 0

1 0

Задание младшего разряда .

91!"- памяти и ди агн. регистра

То же

Значения сиг— налов на входах

1 1 1 32

О 1 1 32

1 1 0 16

0 0 1

1 О 0

0 О О 4

Объем памяти, выбир аемой сигналами выбора памяти, К слов

57 57з 57 57„

8 8 8 8

16 — 16

4 4 4 4

2 2 2 2

4 4

1 1 1 1

Выход 14 разряда адрес а памяти

То же

Задание старшего разряда

РМ - памяти и диагн. регистра

То же

Выход 13 разряда адреса

Задание среднего разряда

N -Р памя.ти и диагн. регистра

То же

Выход 12 разряда адреса

1483491

Таблица2

Значения сигналов на информационных выходах

Вход, У

Значесигнала на

55.

135

0 0

136

Ошибка в старшем байте данных

0 0

Ошибка упр. сигналов

ДЧТ ПЗПа

Ошибка упр. сигналов

ДЧТ g» ДЗП

0 1

Ошибка в мл. байте адреса

137

0 0

138

Ошибка в ст. байте адреса

10

Зависание сигналов на входе 46

Зависание сигналов выхода 57

0 1

Стробируемая ошибка управляемой памяти

134

X 0

П р и м е ч а н и е. Х вЂ” значение сигнала безразлично.

Разряд триггера блока

Значение сигналов на установочных входах триггерного блока

Установка

Ошибка в младшем байте данных

Ошибка упр .. сигналов

ДЗП 8 ПЗП КАОа

Авария источника питания

Ошибка в тракте адреса

Ошибка управляемой памяти управлялцем входе

Х 0

0 1

0 0

Х 1

Х 0

148349!

1483491

148349!

Составитель И.Силин

Редактор С.Лисина Техред И.Ходанич

Корректор 11.Ãàðîøè

Заказ 2837/48 Тир аж 558 Подписно е

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГК!1Т СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент, r. Ужгород, ул. Гагарина, 1 1