Импульсно-фазовый детектор

 

Изобретение относится к импульсной технике и может быть использовано в информационно-измерительных системах с фазовым представлением информации или системах импульсно-фазовой автоподстройки частоты. Цель изобретения - повышение быстродействия - достигается путем уменьшения времени разряда интегрирующего конденсатора. Импульсно-фазовый детектор содержит блок 1 разности фаз, триггеры 2 и 9, генератор 3 тока, разрядный ключ 4, интегрирующий конденсатор 5, буферные блоки 6 и 14, ключ 7, элемент ИЛИ-НЕ 8, элементы 10,11 и 12 задержки, блок 13 запоминания, элемент 15 совпадения. Введение в предложенный импульсно-фазовый детектор элемента 15 совпадения с его функциональными связями позволяет повысить быстродействие на время, фактически равное времени перезаписи сигнала с интегрирующего конденсатора в блок запоминания. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 H 03 K 9/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4236623/24-21 (22) 30.03.87 (46) 07.07.89. Бюл. Р 25 (7 1) Белорусский государственный университет им. В.И.Ленина (72) В.Л.Козлов, В.А.Фираго и А.Ф.1!1илов (53) 621.376(088.8) (56) Авторское свидетельство СССР

484636, кл. Н 03 К 9/04, 1973.

Авторское свидетельство СССР

11 - 782 142, кл. Н 03 К 9/04, 1979. (54) ИМПУЛЬСНО-ФАЗОВЬП1 ДЕТЕКТОР (57) Изобретение относится к импульсной технике и может быть использовано в информационно-измерительных системах с фазовым представлением информации или системах импульсно †фазов

„„SU„„1492462 А 1

2 автоподстройки частоты. Цель изобретения — повышение быстродействия достигается путем уменьшения времени разряда интегрируюцего конденсатора.

Импульсно-фазовый детектор содержит блок 1 разности фаз, триггеры 2 и 9, генератор 3 тока, разрядный ключ 4, интегрируюций конденсатор 5, буферные блоки 6 и 14, ключ 7, элемент ИЛИ-НЕ

8, элементы 10, 11 и 12 задержки, блок 13 запоминания, элемент 15 совпадения. Введение в предложенный импульсно-фазовый детектор элемента 15 совпадения с его функциональными связями позволяет повысить быстродействие на время, фактически равное времени перезаписи сигнала с интегрирую- Е щего конденсатора в блок запоминания.

1 ил.

1492462

Изобретение относится к импульсНоА технике и может быть использовано в информационно-измерительных системах с фазовым представлением информа5 ции или в системах импульсно-фазовой автоиодстройки частоты.

Бель изобретения — повышение быстродействия устройства путем уменьыения времени разряда интегрирующего конденсатора.

На чертеже приведена функциональная.схема импульсно-фазового детектора.

Он содержит блок 1 разности фаз, триггер 2, генератор 3 тока, разрядный ключ 4, интегрирующий конденсатор 5, буферный блок 6, ключ 7, элемент ИЛИ-НЕ 8, триггер 9, элементы

10 — 12 задержки, блок 13 запоминания,2p буферный блок 14, элемент 15 совпадений,ири этом входы блока 1 разности фаз соединены с входными шинами устройства, а прямой и инверсный выходы блока 1 разности фаз соединены 25 соответственно с S- u R-входами триггера 2, прямой выход которого соединен с управляющим входом генератора 3 тока, выход которого соединен через включенные параллельно разрядный ключ 3р

4 и интегрирующий конденсатор 5 с общей шиной, а непосредственно — с входом буферного блока 6, выход которого соединен через включешшые последов ательно ключ 7, блок 13 запоминания и буферный блок 14 с выходной шиной устройства, причем входы элемента ИЛИ-HE 8 соединены с црямым выходом блока 1 разности фаз и инверсным выходом триггера 2, а выход эле- 40 мента KIH-HE 8 соединен с первым входом триггера 9, к выходу которого подключены соединенные последовательно элементы 10 — 12 задержки, выход элемента 10 задержки подключен к первому управляющему входу ключа 7 и первому входу элемента 15 совпадений, выход которого соединен с управляю" щим входом разрядного ключа 4, а второй вход — с вторым входом триггера 9 и выходом элемента 12 задержки, вход которого соединен с вторым управляющим входом ключа 7. Генератор 3 тока в простейшем случае может быть выполнен на транзисторе, коллектор которого соединен с выходом генератора, база - с управляющим входом, а эмиттер

Через резистор с источником питания, Разрядный ключ 4 в простейшем случае может быть выполнен на транзисторе, база которого соединена с управляющим входом, а в цепь эмиттера или коллектора включен резистор для ограничения разрядного тока и регулирования времени разряда интегрирующего конденсатора 5. Ключ 7 может быть выполнен на интегральной схеме двухпозиционного ключа, в управляющую цепь которого включен RS-триггер с приоритетом одного из входов или дифференцирующими цепочками на входах.

Устройство работает следующим образом.

В отсутствие входных сигналов на прямых выходах блока 1 разности фаэ и триггеров 2,9 присутствуют уровни

"Лог."0", а на инверсных "Лог."1", транзисторы генератора 3 и ключа 4 закрыты, на выходе элемента 8 Лог. 0

Входные сигналы подаются на блок 1 разности фаз, на выходах которого появляется. парафазный сигнал, длительность которого пропорциональна разности фаэ. При появлении на S-входе триггера 2 уровня "Лог. "1" на прямом выходе триггера появится "Лог."1" (на инверсном - пЛог. 0 ), при этом транзистор генератора 3 откроется и начнется заряд интегрирующего конденсатора 5. По окончании импульса на выходе блока 1 триггер 2 перейдет в исходное состояние, ири этом транзистор генератора 3 закроется и заряд конденсатора 5 прекратится. Таким образом, время заряда интегрирующего конденсатора 5, а следовательно, и напряжение на нем, соответствуют длительности импульса, приходящего с блока 1 разности фаз. После окончания заряда начинается время хранения его заряда.

В момент окончания импульса с блока 1 на инверсном выходе триггера 2 на время, равное задержке сигнала в триггере 2, хранится уровень "Лог.О".

Поэтому на выходе элемента ИЛИ-НЕ 8 возникает единичный импульс, длительность которого равна времени задержки в триггере 2. Этот импульс. переключает триггер 9 в состояние "Лог.

"1". С выхода триггера 9 "Лог."1" через элемент 10 задержки поступает на вход ключа 7 и открывает его, осуществляя перезапись сигнала с конденсатора 5 через буферный блок 6 в блок 13 запоминания, с выхода которо5 1492462 го сигнал через буферный блок 14 поступает на выход устройства. Через время, равное задержке элемента 11, уровень "Лог. 1" постуг|ает на второй

5 вход кгиоча 7 и закрывает его. Через время, равное задержке элемента 12, уровень "Лог."1" поступает на вход элемента 15 совпадений, на втором входе которого уже находится уровень

"Лог."1" с выхода элемента 10, и, значит, на его выходе появится уровень "Лог. "1", открывающий транзистор ключа 4, через который начинается разряд конденсатора 5. Одновременно с выхода элемента 12 сигнал поступает на второй вход триггера 9 и возврацает его в состояние "Лог. 0 . Через время, равное задержке элемента 10, уровень Лог. "0" поступит на вход элемента 15, на его выходе появится

"Лог."0", транзистор ключа 4 закроется и разряд конденсатора 5 прекратится. Врегля задержки элемента 10 должно быть больше времени переходных процессов при переходе иэ режима заряда в режим хранения и достаточным для обеспечения разряда конденсатора 5, и приблизительно равняться, RC, где R — сопротивление резистора ключа 4, С вЂ” емкость конденсатора 5. Время задержки элемента 1 1 определяется временем, необходи мым для перезаписи сигнала в блок 13 и затухания переходных процессов в ! ключе 7. Задержка элемента 12 должна быть больше времени переходных процессов запирания ключа 7.

Время обработки принятой информации (хранение, перезапись и разряд интегрирующего конденсатора) в известном устройстве равчяется удвоенной сумме задержек элементов 10 — 12.

В данном устройстве, как следует из его принципа работы, это время составляет сумму задержек элементов 11 и 12 и удвоенной задержке элемента 10 что на время задержки элементов 11 и 12 меньше, чем в известном. Следовате гьно, минимально позможный период следования импульссн на входе имну гьсно-фазового детектора уменьшается на время задержки элементов 11 и 12, что повышает быстродействие устройства.

Таким образом, введение в известное устройство элемента совпадений с его связями позволяет повысить быстродействие на время, фактически равное времени перезаписи сигнала с интегрирующего конденсатора в блок заггоминания.

15 изобретения

Формула

Импульсно-фазовый детектор, содержащий блок разности фаз, входы которого соединены с входными шинами устройства, а инверсные выходы — с Sи R-входами первого триггера, прямой выход которого соединен с управляющим входом генератора тока, выход кото25 рого соединен через включенные параллельгю интегрируюций конденсатор и разрядный ключ с обцей шиной, а непосредственно — с входом первого буферного блока, выход которого через включенные последовательно кляч, блок запоминания и второй буферный блок соединен с выходной шиной, и элемент

ИЛИ-НЕ, входы которого соединены с прямым выходом блока разности фаз и инверсным выходом первого триггера, а выход — с первым входом второго триггера, к выходу которого подключены соединенные последовательно три элемента задержки, выходы первого и второго иэ которых соединены с первым

40 и вторым управляющими входами ключа, а выход третьего — с вторым входом второго триггера, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия, в него дополнительно вве45 ден элемент совпадений, входы кото- рого соединены с выходами первого и третьего элементов задержки, а выход— с управляющигл входом разрядного ключа.

Составитель Е.Борзов

Техред А. Кравчук Корректор И.Иуска

Редактор С.Патрушева

Заказ 3893/56 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открьггиям при ГКНТ СССР

113035, Москва, Ж 35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101