Модуль однородной вычислительной структуры

 

Изобретение относится к вычислительной технике и может быть использовано для построения высокопроизводительных вычислительных систем. Цель изобретения - повышение надежности вычислительных систем, построенных на базе модулей однородной вычислительной структуры. Для этого модуль однородной вычислительной структуры содержит матрицу размером NXM вычислительных блоков 1, первую группу из N блоков 2 переключения каналов, вторую группу из N блоков 3 переключения каналов, узел 4 формирования тестов, счетный узел 5, узел 6 формирования сигнала отказа, элемент НЕ 7 элемент ИЛИ 8. 1 з.п. ф-лы, 9 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (Sl ) 4 0 OF) F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМИ

ПРИ fHHT СССР

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 4289380/24-24 (22) 30.06.87 (46) 23.07,89, Бн)л, ?д 27 (72) Е,Г.Лещенко и N,А,Курочкин (53) 681.325 (088.8) (56) Авторское свидетельство СССР

N - 691846, кл. G 06 F 7/00, 1978.

Бачериков Г.И. и др, Иультиконвейерные вычислительные структуры

- на однородных средах. — Львов, ФМИ АН УССР, 1985, препринт Р 102.

2 (54) 110 (УПЬ ОДНОРОДНОЙ ВЫЧИСЛИТЕЛЬНОЙ СТРУКТУРЫ (57) Изобретение относится к вычислительной технике и может быть использовано для построения высокопроизводительных вычислительных систем. ((ель изобретения — повьппение надежности вычислительных систем, построенных на базе модулей однородной вы— числительной структуры, Поставленная пель достигается тем, что модуль

1 4 с(oITнс()3Одн(!1(Elычll (JI((т(.3(ь(1((!((! ;(с;(! у р (c(»Jl6 . ржит матрицу р;!(! (с . рО и 11 х ITI

Вычис .;(ительных блоков 1, (1(.рвую Гp»T(ny из и блоков 2 перс (JTE(3«eE(>(ET кана-лОн В (ору(с(Г1»упп» из и (л(!ко В 3 1(е

5809 р(:1, пп I(Ill я - . I(,1 (((i (, IC.I 4 (1!((Р((((р(3нан!(я с Г тс(т((ч(г((ы(1 "(е !» у!E.((6 фс(р IT(i!(((3,1;1!((!(гнала (31кс! 3а, элемеEIT 1!Г 7, 33(О((Он (11!1И 8. 1 з,п. ф-лы, 9 пл „

Изобретение относится к вычислительной(технике и может быть испо((;.— зовано при построении вычислительных средств на базе модулей однородной вычислительной среды, наг(ример, (Tp E( построении матричных и систологических процессоров.

Цель изобретения — повьипение надежности вычислительных систем, построенных на базе модуля Однородной вычислительной структуры, gaia фиг.1 представлена схема модуля однородной вычислительной структуры; на фиг,2 — схема вычислительного блока модуля; на фиг,З вЂ” схемь! блоков переключения каналов первой (а) и второй (б) групп; на фиг,4 — схема узла включения канала транзита; на фиг,5 — схема узла контроля вычислений; на фиг ° 6 — схема узла формирования сигнала отказа; на фиг.7 схема узла контроля кода настройки;, на фиг.8 — схема узла формирования тестов; на фиг.9 — схема счетного узла.

Модуль однородной вычислительной структуры содержит матрицу размером и к TT вычислительных блоков ij 1, где

1 — п, ) = 1 — TTT, и блоков 2 переключения каналов первой группы, п блоков 3 переключения каналов в торой группы, ya (T 4 фс (ь(иро нани я тестов, -.÷åòíûé узел 5, узел 6 формп ронания сигнала отказа, элемент НЕ 7,. элемент ИЛИ 8, Каждый вычислительный блок 1 маT— рицы содержит сдвигающий регистр (РП) 9„ арифметика-логический узел (АЛУ) 10, узел 11 управления (БУРН), дешифратор (ДКО) 12, первый 13 и второй 14 узлы управления расширенным транзитом (БУРТ), пе.рвый 15, второй 16, третий 17, четвертый 18 триггеры, узел 19 управления тра(— зитом (БУТ), узел 20 управления задержкой (БУЗ), узел 21 контроля кода настройки (БКРП), первый 22, второй 23, третий 24 мультиплексоры ((П), первьпй 25, второй 26, третий

27 дс. мул! тип ((Kc .(»ðl I (ДМП), узел 28 нключени((ка!"(.Та транзит» (БВКТ), узел 29 контроля нычис»(ений (БКБ) .

Каждый блок 2 ер ек лючения к all aJ((»E3 первой группы содержит первый

30 и в-.орой 31 элементы 2 †2И вЂ, первый 32 и второй 33 элементы И °

Каждый б Ок 2 переключения кана„.T0B второй группы содеэжит первый 34

Й íторой 35 э,(ементы 2-2И-ИЛИ, с г(ервого ((о трети((элемент И 36-38.

Узел 28 включения канала транзита содержит -3лемент !F. 39, первый .0 H вто-.ой 41 элементы И.

25 Узел 29 контроля ны-(ислений содержит пять элементов 2 — 2И-ИЛИ 42-46, первый 47, нторой 48, третий 49 сумматоры по модулю дна, григгер 50, первый 51 и второй 52 иннерторы, 80 .гри элемента ИЛИ 53 — 55, первый элемен; 56 задержки, три »лемента И

57-59, .второй элемент 60 задержки.

Узел 6 формирования сигнала отказа содержит гервый 6: и второй 62

:лементы ИЛИ, элемент И 63 и тригT" ep 64 .

Узел 21 контроля кода настройки содержит с первого по "ретий Т-триг1 еры 65-67, с первого по четвертый элементы И 68-71, элемент НЕ 72 и элемент 2-2И вЂ” ИсД1 73.

Узел 4 формирования тестов содержит первый 74 и второй 75 Т-триггеры с первого по второй элементы И 76 и

77, элемент И-НЕ 78, э((емент НЕ 79, первый 80 и второй 81 элементы задержки.

Счетный узел 5 содержит первый

82 Ti второй 83 элементы И, сче чик

84 и элемент 85 задержки °

Сдвигающий регистр 9 предназначен т(ля хранения управляющей информации, при этом н регистр 9 включены дополнительные разрядь(для хранения эта55 лонных значений результата АЛУ, кото1 рь(е используются н режиме контроля для определения правильности функционирования АЛУ.

1495809

У ел 21 rî s òðo.nÿ кода настройки предназначен для контроля регистра

9 в режиме программирования, В случае возникновения неисправности типа

const О или const 1 в одном из разрядов регистра 9 узел 21 контроля блокирует регистр 8 и восстанавли— вает возможность занесения программы в последующие вычислительные блоки, формируя при этом сигнал отказа, который воспринимается узлом 29 контроля вычислений. Узел 28 включения канала транзита при поступлении сигнала контроля производит принудительное включение канала транзита по контуру мультиплексора 24, узел 19 управления транзитом D-триггер

17 - узел 14 управления расширенным транзитом.- D-триггер 18 - узел 29 контроля вычислений путем подачи соответствующих управляющих воздействий на узел 19 управления транзитом и .узел 14 управления расширенным транзитом, необходимость которого обуславливается наличием операций

"Генерация константы" и "Расширенный транзит", при которых характер передачи данных по транзитному каналу значительно затрудняет воэможность контроля канала. Поэтому в режиме

"Контроль" происходит принудительное включение канала транзита по указанному контуру, Узел 29 контроля вычислений производит контроль операционно-транзитного канала вычислительного блока в режиме "Контроль" путем сравнения реакции операционно- транзитного канала на. тестовое воздействие и эталонных значений, которые хранятся в регистре 9.

Для обеспечения режима контроля вычислительных блоков, объединенных в модуль, предусмотрен узел 4 формирования тестов, который генерирует тест как для проверки регистра 9, так и для проверки операционно-транзитного канала. Тестовое воздействие подается на все вычислительные блоки одновременно, Схема подключения внешних входов модуля с использованием блоков переключения каналов 1 и 2 обеспечивает подключение внешнего контакта модуля входа в зависимости от режима работы либо к входу настройки, либо к информационному вхо-, ду вычислительных блоков, кроме того, при отказе (обрыв, коро гкое замыкание) внешней связи в граничных столбпах матрицы или при отказе регистра

9 в одной из вычислительных блоков левого граничного столбца по сигналу с соответствующего узла 21 контроля .

5 подключается информационный (резервный) выход предыдущего модуля и информационный (резервный) вход данного модуля, Узел 6 формирования сигнала отказа соединен с контрольными выходами всех вычислительных блоков модуля и формирует сигнал отказа модуля, причем каждый последующий отказ вызывает срабатывание указанного узла и выдачу сигнала отказа.

Счетный узел 5 необходим для обеспечения работы узла 21 контроля кода настройки и обеспечивает последовательное срабатывание указанных узлов

20 во всех вычислительных блоках модуля однородной вычислительной структуры.

Вычислительный блок работает следующим образом.

25 Для настройки на выполнение конкретной операции вычислительный блок переводится в режим программирования с помощью сигнала на управление вводом программы, равного единице. Перед

3р занесением программы происходит одновременное тестирование всех вычислительных блоков, имеющихся в модуле.

Тест регистра 9 представляет собой чередующуюся последовательность ну—

35.леи и единиц, которая подается на внешние контакты выходов ВЗ . модуля °

Таким образом, каждый последующий модуль является псевдогенератором тестов для каждого последующего. Поэтому происходит проверка не только регистра 9 каждого вычислительного блока модуля, но и контактов AI; и ВЗ,, При использовании одного модуля тестовая последовательность по45 дается извне, Блоки переключения каналов первоД и второй групп при сигналах управления вводом программы и контроля, равных единице, обеспечивают подключение контакта AI, к

5О входу ввода программы ВП вычислительного блока i а выхода тестовой последовательности ТП узла 4 — к внешнему контакту В3;. Если отсутствуют обрывы (короткие замыкания) во внеш55 н х контактах модуля AI 1 и B3-, а

1 также отказы в виде const 1 и const ф в регистре 9, то через 1 тактов (где 1 — число разрядов s регистре

9) тестовая последовательность по14Ч5809

1О

55 является на выходе регистра 9 и регистриру TcH узлом 21 Kонтроля„

Счетный +3pJI последовательно (?Itp tшивает (контрольный сигнал KC=) ) узлы 21 контроля всех вычислительных блоков. Если узел 21 контроля зарегистрировал тестовую последовательность на выходе регистра 9, последний считается исправным и контур обхо,па регистра 9 с помощью цепей узла 2) контроля не подключается. Если при контрольном сигнале KC=) узел 21 контроля не зарегистрировал тестовую последовательность, он блокирует выход регистра 9 и подключает контур обхода. Это дает возможность заносить код настройки в регистр 9 последующих блоков при отказе ре— гистра 9 всех блоков модуля однорад— ной вычислительной структуры, сигнал контроля СК с внешнего контакта мо— дуля снимается и производится запись кодов настройки в вычислитель— ные блоки. При снятии сигнала конт— роля узел 2 переключения канала подключает вывод программы к внешне му контакту ВЗ,, Если произошел оТказ внешнего контакта ВЗ, или внешнеt

ro контакта AI,, этот отказ интерпретируется узлом 21 контроля;вычислительного левого граничного столбца как отказ собственного регистра

9, Помимо включения контура блокировки регистра 9 с помощью блоков

1 и 2 переключения каналов происходит подключение выхода РВ „ в преды— дущем модуле однородной вычислительной структуры и резервного внешнего контакта входа данного модуля. Тем самым сохраняется возможность занесения программы и вычислительные блоки. После записи программы снимается сигнал управления вводом программы. Снятие сигнала управления вводом программы приводит к переключению с помощью блоков 1 и 2 переключения каналов внешнего контактов

AI., АЗ, BI., ВЗ на информационные

1 входы (выходы) а), аЗ> (в)„вЗ) сооТветс. твенно ° Работа модуля однородной вычислительной структуры в режиме вычислений ничем не отличается от работы прототипа °

Для проверки правильности выполнения конкретной функции, на которую настроен данный вь1числительный блок, вводится режим "Контроль", которь|й устанавливается подачей ыа внешний контакт модуля r игн; "I;t контроля СК=!

)Io r-.èïIcI,Iy контроля С!.=) y зе.т 21 контроля отключает вых ды операцион—

Но транзитного vçJIà каждогc) блока c)ò демультиплексоров ".2-24 и подклю нет к входам укаэанных демультицлексоров выход уэпа 4 формирова IH>I тестов.

Узел 28 включения каца.1а транзита на< траивает канал транзита на передачу данных с E3ы :oда мультиплексора

24 на входы узла 21 контроля, Узел

4 начина(T фг)рмироя ать тестовую последовательнос гь в виде OHrHaла 101 и тактовые сигналы ТТI, ТТ2, которые воспринимаются узлом 21 контроля, Сигналы TT), ТТ2 появляются с задержкой соответственно третьего и четвертого тактов после начала формирования тестовой последовательности.

)Io сигналам ТСI и ТС2 з узле 2! конт— роля происходит сравнение информации с выхода узла 20 управ.IpHHB задержкой и эталонной информации, хранящейся в поле ЭИ регистра 9, а также сравнение информации на выходах D-триггеров

17 и 18 с эталоном, формируемым узлом

21 контроля, На основании результатов

;ccHтроля формируется сигнал контроль ного входа в узле 21 контроля, а также сигнал на второй выход СВ 2, Сигнал HII контрольном выходе КВ=) указывает наличие нарушений B функ— ционировании операционно-транзитной части вьгчислительного блока, Данный сигнал поступает в узел формирования сигнала отказа, который на основании сигнала контрольного выход-: КВ=I от какого-либо вычислительного блока модуля формирует сигнал на внешнем контакте модуля диагноcòè÷åñêîãî вы-:ода, Таким образом, за четыре такта происходит контроль всех вычислительных блоков моцулей однородной вычислительной структуры. При этом для операции "Сложение"„ И, И-НЕ, ЗП) обеспечивается полный контроль всех узлов вычислительных блоков, участвующих в выполнении данной операции.

Для операции ИСКЛЮЧАЮЩЕЕ ИЛИ данный метод не позволяет выявлять отказы, приводяшие к сопв Р на выходах одного из элементов 10, 13, 15, !б, 20. При контроле операции "Расширенный транзит" неконтролируемым остается мультиплексор 23, при операции

"Генерация константы" цанный метод

1495809!

О контроля не пс>эноляет контролировать узел 11 управления.

Рассмотрим работу первого и вто рого блоков переключения каналов °

Число данных блоков в модуле однородной вычислительной структуры равно числу строк п матрицы вычислительных блоков, По сигналу управления ввода программы УВП=1 с помощью элементов

2-2И-ИЛИ 30 и И 32 происходит подключение соответствующего внешнего контакта Ai. к входу настройки вычисли1 тельного блока, а с помощью элемента

2 — 2И-ИЛИ 34 (при отсутствии сигнала контГ ... ) и элемента 2-2И вЂ” ИЛИ 35— подключение первого выхода вычислительного блока к соответствующему внешнему контакту ВЗ;. С помощью элемента 2-2И-ИЛИ 31 подготавливает- 20 ся цепь для передачи сигнала отказа регистра вычислительного блока (i, 1) (ОРП) в блок 2 переключения каналов ближайшего левого модуля, в котором, в свою очередь, с помощью элементов

И 37 и 38 подготавливается цепь включения внешнего контакта модуля информационного (резервного) выхода, При возникновении отказа регистра 9 вычислительного блока (i, 1) или от- 30 казе внешнего контакта А1,, или отказе внешнего контакта ВЗ. в бли1 жайшем левом модуле однородной вычислительной структуры сигнал отказа

ОРП подключает внешний контакт модуля резервного выхода ближайшего левого модуля с помощью элемента И 38 и элемента ИЛИ 8 и внешнего контакта

Аl рассматриваемого модуля однород1 ной вычислительной структуры с по- 40 мощью элемента 2-2И-ИЛИ 30. При снятии сигнала управления вводом про-.. граммы УВП-1 элементы 2-2И-ИЛИ 32, И 33 и 2-2И-ИЛИ 35 подключают к соответствующим внешним контактам модуля информационный вход al и информационный выход вЗ.

При снятии сигнала управления . вводом кодов настройки блоки 1 и 2 переключения каналов не обеспечивают восстановление цепей передачи инфор"

50 мации между модулями, В этом случае с помощью перепрограммирования (режим перепрограммирования в случае отказов внешнего контакта модуля 55 обеспечивается работой блока 2 переключения каналов и блока 3 переключения каналов 3 ) можно обойти отказавший вычислительный блок.

Узел 4 д>ормирова>гия т стол рабо11 тает только в режиме КонтГ1оль

II

Г!ри сигнале контроля СК=1 открывается вентиль (элемент И 76) и на прямом выходе триггера 74, который является формирователем тестовой последовательности, с приходом тактовых импульсов формируется последовательность нулей и единиц.,При наличии сигнала управления вводом программы (УВП=О) на выходе элемента

И-НЕ 78 присутствует уровень логической "1" и бло кировка элемента И 76 возможна только снятием сигнала контроля СК, что и делается после завершения проверки регистром 9 всех вь>числительных блоков, находящихся в данном модуле однородной вычислительной структуры.

При контроле регистра 9 выходы

ТТ1 и ТТ2 узла 4 не используются.

Режиму контроля операционно-транзит— ного узла соответствуют сигналы контроля CK=1 и управления вводом программы УВП=О (УВП=1), В этом случае на выходе тестовой последовательности (ТП) появляется последовательность 101, после чего с помощью элемента И-НЕ 78 происходит блокировка элемента И 76 и генерация тестовой последовательности прекращается.

На выходах тестового такта ТТ! (ТТ2) появляется единичный сигнал соответственно через третий и четвертый такты после. подачи сигналов контроля

CK=1 и управления вводом программы

УВП=О. Счетный узел 5 производит выдачу сигнала (уровень логической

"1") через каждые 1 тактов.

Узел 21 контроля кода настройки работает следующим образом, Работа данного узла начинается с приходом сигнала контроля СК=1, по которому обнуляются триггеры 6567, Это означает, что на выходе элемента И 71 и элемента НЕ 72 присутствует уровень логической "1, триггер 65 открыт для приема информации с выхода регистра 9, Тестовая последовательность с выхода ТП узла 4 формирования тестовой последовательности в случае отсутствия отказов вида const 0 и const 1 в регистре 9 и отказов внешнего контакта В3, и

Al . через 1 тактов появится на выхо1 де регистра 9 вычислительного блока (i 1) . Последовательность 101 устанавливает .. в состояние "1" поя149 мыс «3««хо,!1«« .; ригl еr)l)«3 65 и 66) «1<.

)!

«р««наrnl г K rOB«3«l «III««) 0 ll l««3«,«х! );. « элемента И 71, Таким обэя:-«ам 01!Р" 0, что означает отсутствие откя 3««3.

Срабатывание три«геря 67 ««е приводит к изменениям при «рогра «Mnpo»a«IHII данного вычислительного блока. В случае возникновения отказов из перечисленной группы на выходе регистра

9 постоянно присутствует или сигнал

const О, «ли const 1. 3ro приводит к тоь-у, что триггеры 65 и 66 фар««ируют сигнал 1 ка выходе элемента

И 71, Через 1 + k тактов установится н "1 триггер 67 нычислителькогс блока (i 1) .„

Зто приводит к выда:«-е с и гнала

ОРП= 1, НТо подключи I Bxop, наст!)сйки ньгчислительнот о блока через цепи узла 21 контроля к первому ныходу вычислительного блока (i 1), что обеспечит воэможность занесения программы в следующие вычислительные блоки.

Узел 29 контроля вычислений работает следующим образом, Сигналом

"Контроль)! (СК=1) с помощью элементов

2-2И-ИЛИ 44-46 от входов цемультиплексоров 25-27 отключаются ныходь. узла 20 управления задержкой„ узла

19 ут«ранления транзитам„ узла 14 управления расширенным транзитом соответственно и подключается вход

ТП, Таким образом, тестсное ва:3дей-,ствие «ra вь«числительный блок (i, j ) поступает из соседних вь«чи. лителькых блоков, Зто позволяет проверить демультиплексоры H мультиплексоры, я также связи между вычислительными блоками, Реакция на тестовое воздействие сравнивается с эталонной ин— формацией., хранящейся н регистре 9.

Сравнение с первым эталоном (3И1) стробируется тактовым сигналом т"стового такта ТТ1. Сравнение с эталонам 3И 2 стробируется сигналом тестового такта ТТ2, Сравнение эта«с™л с реакцией происходит с помощью сумматора по модулю два 47, Для проверки канала транзита в качестве генератора тестов используется элемент 2-2И-ИЛИ 43.

С помощью сумматора по модулю два 48 проверяется какал транзита с задержкой на один такт., а с помощью сумматора по модулю цна 49 транзит с задержкой ня днл такта.

В случае несовпадения этягсна ) 809 12 р«;«к««ии .! !)«««!);««,«»!)««««!)! или «!):ill 3«тном кл«л:lc «л «,!):.Onp !«! мс ««тл И «И 5

)! i!

««оявляет -.я сиг««я..« 1, кот )рый lro

IIpIIH И 58 И. П! 55 ус «яна«)линяет в p zHIIHII) триггер 50 ° 3лемект 56 задержки обеспечивает крятковременНЫй ЕДИНИЧ:-3Ый ИМ«УЛЬС Ка НЫХОДЕ ЭЛЕмента И 59, который является контрольным ньгхо IOM данна«с вычислительного блока, rro . 57, ИХП! 55 обеспечивается срабать.ванне указаннс го триггера при отказах, зафиксированных у.«лом 21 контроля, Наличие входа СБ 2 и выхода СБ, 2 позволяет при снятии сигнала контроля (СК=О) определить путем последовательного сдвига содержимого регистров 50, какой именно вычислительный блок матрицы отказал„ Гсли отказал вычислителькый блок (1, j), после снятия

:иг".чала СК сигнал отказа на ннеп«кем контакте модуля диагно::тическаго выхода появится на n) m — (m-j +n(n-i) ) тякте.

Ф о р м у л я и з о б р е т е н и я

I, ".!одуль однородной вычислительной структуры, содержащий матрицу

3!« гычислительных блоков размером num, .де и и «)! — количество строк и столбцов в матрице, первый информационный выход вычислительного блока г и стро— ки 1-го столбца матрицы подключен

"-" K входу настройки вычислительного блока 3-й строки (j + )-го столбца матрицы (где i = 1... п, j = 1,,. ° „ m — 1), вход признака настройки модуля подключен к.первым управляющим входам вычислительных блоков маТрицы, тактовый вход модуля подклю-чен « к тактовым входам вычислительных блоков матрицы, второй информационHhIH выход вычислительного блока 1 и

cTpoKH j-ão столбца матрицы подключен к информационному входу вычислительного блока i-й стрски (j + 1)-га столбца матрицы, третий информационный выход вычислителького блока 1-й строки k-го столбца (где k = 2,, m) мятриць« подключен к втсрому информа—

««г«скнсму входу вычислительного блока

i-й строки (k-1)-го столбца матрицы, б «-. третий икформационный вход вычислителькага блока 1-Й строки г толбца матрицы (где 1 = 1... n-1; г = 1... m) подключен к четвертому информационному ныхаду вычислителько—! 1

1-- < 9 гс (III<)? I (1 + ) -(тр . vll г-1(от< лбгга матри11ы, чс тн< р п,<Р инф< jiмл!Iионнь<е выходы ?<1 <1èñ <1итель?111х бпокс в ггервой строки с первогс по IT<-й столб11ов матри11ы подклкчены соответственно к выходам с первого по ш-й первой группы модуля, четверть<й информационный вход вычислительного блока р-й строки

r-ro столбца матрицы (где р=2,...,п) подключен к пятому информационному выходу вычислительного блока (р-1)-й строки r-ro столбца матрицы, четверть<е информационные входы вычислительных блоков первой строки с первого по m-й столбцов матрицы подключены соответственно к информационным входам с первого по m-й первой группь1 модуля, третьи информационные входы вычислительных блоков и-й строки с первого по m-й столбцов матрицы подключены соответственно к информационным входам с первого по m-й второй группы модуля, пятые информационные выходы вычислительных блоков и-й строки с первого !o m-й столбцов матрицы подключены соответственно к выходам с первого по m-й второй груп1?ы модуля, отличающийся тем, что, с целью повышения надежности, контролепригоцности и сокращения времени программирования модуля в него введены с первого по и-й бло— ки переключения каналов первой группы, с первого по п-й блоки переключения каналов второй группы, узел формирования тестов, счетный узел, узел формирования сигналов отказа, элемент ИЛИ и элемент HF., причем информационные входы с первого по п é третьей группы модуля подключены соответственно к первым информационным входам блоков переключения ка— налов с перього ?!o п — и первой груп— пы, информационные входы с первого по п-й четвертой группы модуля подключены соответственно к первым информационным входам блоков переключения каналов с первого по и-й второй группы, первые выходы блоков переключения каналов с первого по

n — и первой группы подключены соответственно к выходам с первого по п-й третьей группы модуля, первые выходы блоков переключения каналов с первого по п-й второй группы подключены соответственно к выходам с перного по и-й четвертой группы, информационный вход которого подключен

5(((nа 1 <1 к вторым инф< рма11и<:иным входам блоков переключ(ния кан;1лоI II(- рв< и группы, вход 11риз гака нас тройкII модуля подключен к первым управляющим вхо5

pQ>I гсех блоков переключения каналов

IIPP?30?I 1I BT0POII ГP !111 K ПЕРВОМУ управляющему входу счетного узла и к входу элемента jjE, вь1ход которого подключен к вторым управляющим входам блоков переключения каналов пер— вой и второй групп и к управляющему входу узла формирования тестов шестой и седьмои информаг,ионные вьгходы вычислительного блока а-й OTpo!-II

b rо столбца и;гтрипы (где а = 1, п, b = 1, °, m-1) подключены соответствен11о к пятому и L

m-го с толбца с-1 строки матрицы (где с = 1, ..., п-1) подключены

25 соответственно к пятому и шестому информационным вхс дам вычислительного блока первого столбца (с+) )-й строки матрицы, второй и третий выходы а-го блока переключения каналов первой группы подключены соответственно к входу настройки ?I к первому информа— ционному входу Bbi и слительного блока первого столбца а-й строки матрицы, третий, восьмой и девятый информационные выходы вычислительного блока

35 первого oòoëái<à а-й строки матрицы подключены соответственно к третьему информационному, третьему управляющему и четвертому управляющему входам

4О а-го блока переключения каналов первой группы, первый и второй информационные выходы II второй информационный вход вычислительного блока m-го столбца а — и строки матрицы подключены соответственно к второму информационному, третьему информационному входам и к второму выходу а-го блока переключения каналов второй группы, тактоцый вход модуля подключен к счетнсгму Входy счетного узла и к тактовому входу узла формирования тестов, первый выход тестовой последовательности которого подключен к четвертым информационным входам блоков переключения каналов второй группы и первым входам тестовой последовательности вычислительных блоков матрицы, вход признака контроля модуля подключен к входу запуска

I 49 58Г1(1

10 ду режима 13торого узла управления расо>иренным Tpанзитом, выход третьего мультиплексора подк почсн к первому входу режкма узла управления тран3I TobI, выход которого подключен к информа(„ионному входу третьего триггера„ вь;ход которого подключен к второму «ходу режима в-орого узла

У . 3 л а ф т > I«лт и 1> О 13 т11(и Я т (с т О 13 f(13 т О 1) Р «;

УПРттв.тТЯЮЩЕМУ f3XOP,y < Ч(Г !1;)1 (У 3Л 1 к первому входу узла ф(>рчирof3;IIIIIB

СИГНапа ОтКа.за, К тРЕтЬИЧ УПР(3В.«Я(т>Щ13М входам блоков переключен:)я каналов второй группы и к Bторым управляющим входам вычислительных блоков матрицы„ вь(ход (четного узла подключен к тре-, тЬИМ УПРаВЛЯЮЩИМ ВХОДаМ )зктЧИСЛИтP:t t>rbtx блоков матрицы, выходы признака прохождения теста которых подк."юче»ь соответственно к входам с второг,) по (m n + 1)-й узла рорл(крова»«я сигнала отказа, выход кото(:ого под-ключен к выходу реэультага контроля модуля, второй и третий выходы тесT("

b3oII последовательности -зла формH рования тестов подключены соответственно к вторым и (Tppòüèì входам тестовой последовательности вычис"tÿтельных блоков матрицы, третьи >зыходы блоков переключения каналов подключены к входам элемента ИЛ11„ >зыход которого подключен к вьгхтэду модуля, выход признака режкма контроля вычислительного блока m-го столбца а-й строки матрицы подключен к четвертому управляющему входу а-го блока переключения каналов второй группы, входы нулевого и единкчного I«oтенциалов модуля подключены к входам нулевого и единичного потенциалов Bb ÷èñëè Tåëüных блоков матрипы, 2, 1"1одуль по п ° 1, о т л и ч .з н> шийся тем, что каждый вычкс(ительный блок матрицы содержит сдвига(ощий регистр„ узел управления, де111. фра) оp, первый, второй к третий мультиплексоры, первый, второй и третий демультиплексоры, ар1(фметикс-логический узел, узел управления транзитом, г.ервый и второй узлы управления расширенным транзитом, узел управления задержкой, с первого по четвертый триггеры,, узел контроля кода настройки, узел контроля вычислений и узел включения канала транзита., пркчем >3

E(a t3obE вычислительном блоке матрицы первый информационный вхог(вычислительного блока подключен к первым информационным входам мультиплексоров с первого по третий и к первому входу режима узла управления, второй, третий и четвертый информационные входы вычислительного блока подкл(очены соответствеHHo к вторым, третьим и четвертым информационным входам мультиплексоров с первого по третий, 39

РЬ)ХОД ll(t) 130 1 («МУ т1нт11» т(ЕК СОР а 110;(КГ1К)"

fpft к 11(I)13() !у I ходу режима первого у.3Ji у»рави(ftftfl расшкр(3»llbfb! транзитом и 1(If(рвому и»фс рм;>иконному входу арифметк,o — логическ >го узла, E3 bIK (. Д К О 1 O P O 1 О ГТ О Д К Л Ю Ч (. Н К 13 T O P O M V входу режима первого у.>ла управления )а(Н1и1эе1111ым TPdHçèTobt, Въ>ХОД кОтОРО го»одключеп к информационному входу первого триггера, вь(хоц которого

1(оды tf(>«(3» к информационному входу второго -. ркг гера и к и >рвому входу режь(л1(3 у.>па управ>1е)ьия задержкой, второй вход ко г0p01 и(дключен к выходу в.орого триггера, выход второго мульт11плексора подключен к второму информационному входу арифметкко-логическсго узла и к первому вхоуправления расширенным транзитом, выхс)д которого подключен к информационному входу четвертого триггера, первый управлявший вход вычислительного блока подключен к входу сдвига сдвигавшего регистра и к первому управляющему входу узл» контроля вычислений, первый выход сдвигающего регистра подключен к второму входу режима узла управления и к третьему входу режима узла управления задержкой, второй, третий, ч(зтве(тый и пятый выходы сдвкгающего регистра подключены соответственно к входу дсшифратора, к управляющему входу первого мультиплексора,. к управляющему входу второго мул> типлексора к к управляющему входу третьего мультиплексора, шестой вь>ход сдвигавшего регистра подключен к третьему входу режима узла управления и к управляю-. щему входу первого демульткплекcîpà, (.едьмой и восьмой выходы сдвигающего регистра подклк)чены соответственно

1< у1>равля>ощим входам в орого и третьего демультиплексоров, первый, второй к третий выходы дешифратора подключены соответственно к входу кода операции арифметико-логического узла, к третьему входу режима первоо узла управлечия расширенным тра11зятом и к четвертому входу pe-. жима v 3 la vlf f )и ) ° )(ив, и(Рн) lif I)f,f. c);.

Кот()р(га )le)Ilf lffc) f() ff к Р т() раму вхаду

I - f " ) 8 (1(1 и т()p()) lv v)l p") в)1 я!1)f lf . Iv ") õ ну узла кон трал я к ()I(a Il а(т1) () Йк и ч Р т Рс р тl:lll режима узла vffpaIIIlv)III я трап..)итам, второй выход узла упра))ленин падклю5 чен к входу считывания-записи сдвиг ноше га ре гис тр а, п ер вые выходы де— мультиплексоров с первого па третий объединены с помощью мантажнага ИЛИ и подключены к второму информационному выходу вычислительного блока, вторые выходы демультиплексарав с рервого па третий объединены с помощью монтажного ИЛИ и подключены к третьему информационному выходу вы- 15 числительного блока, третьи выходы демультиплексаров с первого по тре— тий объединены с помощью монтажного

ИЛИ и подключены к четвертому информационному выходу вычислительного 2О блока, четвертые выходы демультиплексоров с первого по третий объединены с помощью монтажного ИЛИ и подключены к пятому информационному выходу вычислительного блока, тактовый вход 25 которого подключен к синхровходам сдвигающего регистра и арифметикологического узла и узла контроля вычислений, первый, второй и третий входы тестовой последовательности 30 вычислительного блока подключены соответственно к первому, второму и третьему информационным входам узла контроля вычислений, первый, второй и третий выходы которого подключены соответственно к информационным входам первого, второго и третьего демультиплексоров, второй управляющий вход вычислительного блока подключен к входу режима узла Включения канала 40 транзита, к второму управляющему входу узла контроля вычислений и к первому управляющему входу узла контроля кода настройки, первый, второй и третий выходы которого подключены соответственно к первому, шестому и восьмому информационным выходам вычислительного блока, пятый и шестой информационные входы которого подключены соответственно к первому информационному входу узла контроля кода настройки и к четвертому информационному входу узла контроля вычислений, вход настройки вычислительного блока подключен к

55 второму информационному входу узла контроля кода настройки и к информационному входу сдвигающего регистра, выход переноса которого подключен к

В ь х а д к а т а р О Г О Г! О и к 3 I fc) f p н к l f (в я т О м информационному т)ь)ходу вычислительного блока и к входу режима узла конт— роля вычислений, четвертый, пятый и шестой выходы которого подключены соответственна к седьмому инфармациоцному выходу, выходу признака режима контроля и к выходу признака прохождения теста вы))ьислите)тьнаго блока, третий и четвертый вь)ходы дешифратара подключены соответственнаа к первому и второму управляющим входам узла включения канала транзита, первый и второй вь(ходы которого подключены соответственна к третьим входам режима узла управления транзитам и второго узла управления paclff;Iренным транзитам, девятый и десять3й входы слвигающега регистра, выход узла управления задержкой, выходы третьего и четвертого триггеров подключены соответственна к третьему и четвертому управлялцим входам, пя— тому, шестому и седьмому информационным входам узла контроля вычислений, входы нулевага и единичнага потенциалов вычислительного блока подключены соответственна к входам нулевого и единичнога потенциалов узла контроля вычи лений, при этом каждый блок переключения каналов первой группы содержит два элемента 2-2И-ИЛИ и два элемента И, причем в каждом блоке переключения каналов первой группы первый, второй и третий инфармацион— ные ьходы блока переключения каналов первой группы подключены соответствен— но к первому входу первого элемента

2-2И-ИЛИ, к второму входу первого элемента 2-2И-1JEI H I(IIepvoay входу втopoI.o a a feH a 2-21>-ИЛИ, первый управляющий вход блока переклю ения каналов первой группы подключен к первому входу первого элемента И, к второму входу второго элемента

2 — 2И вЂ” ИЛИ, второй управляющий вход блока переключения каналов первой группы подключен к первому входу второго элемента И и к третьему входу второго элемента 2-2И-ИЛИ, третий управляющий вход блока переключения каналов первой группы подключен к третьему входу первого элемента

2-2И вЂ И, выход которого подключен к вторым входам первого и второго элементов И, четвертый управляющий

? ()

I li95H09 ! 9 первому, второму и к третьему вьглодам узла переключения каналов первой группы, при этом узел переключения каналов второй группы содержит два элемента 2-2И-ИЛИ и три элемента И, причем в каждом блоке переключения гсаналов второй группы первый информационный вход блока переключения каналов второй групггьг подкггючен к первгпм входам первого и второго эле:лентов 11, второй, третий и четвертый информаггионные входы блока переключения каналов второй группы подключены соответственно к первому входу первого элемента 2-2И-ИЛИ, к первому входу второго элемента 2-2И-ИЛИ и второму входу первот.о элемента

2-2И вЂ И, первый управляюпп.й вход блока HåpåêJIIo÷eíèÿ каналов второй группы подключен к второму входу зторога элемента 2-2И-ИЛИ и к второму входу первого элемента И, выход

:саторога подключен к первому входу третьего элемента И, второй управ— ггяипгтгй вход блока переключения каналов второй группы подключен к третье

Ну входу второго элемента 2-2И вЂ И и к âòoãому ". ходу второго элемента

И, третий !I четвертый уп,-..авляюгпие входы блока и;реключс.ния кана.;тов второй группы подключены соответственно к третьему и к четвертому входам первого элемента 2-2И-ИЛИ1 выход которого подключен к четзертому входу второго элемента 2-2И-ИЛИ1 выход которогo подключен к второму входу третьего элемента И и к перво— му выходу блока переключения каналов второй группы, выходы второго и третьего элементов И подключены саатl5 ветственна к второму и к гретьему вьгходам блока переключения кана.чав второй группы, гри этом узел включе56

lIHsI канала транзита содержит два элемента И и элемент НЕ, причем первый, второй управляюптие входы и гзхад режима узла включения канала транзита подклlo !eH соответственна к первому

35 входу первога элемента И, к первому входу второго элемента И и к входу элемента НЕ, выход которого паттклю-EH к вторым входам первого и второго

«ход узла переключения канаJIAB пер

«oIl группы подкггючен к четвертым входам первого и второго элементов

2-?И-ИЗП1 выходы второго элемента

5

2-2И-ИЛИ, первого и второго элементов И подключены соответственно к элементпг И, гч.ходы ка-"орых подключены сгптветст«РHHQ к первому и ВТо рому выхсдам у 3JIH включения транзита, причем узел контроля вычислений содержит пять элементов .-?И-ИЛИ, триггер, два элемента задержки, три сумматора па модулю двгг1 два элемента HE TpH элемента ИЛ1 и три элемента И, причем первый информационный вход узла контроля вычислений подключен к первым входам первого, второго третьего элементов 2--2И-ИЛИ, выходы которых г:одкпючoIII.! сooòBåòсTвеHHо к.первому, второму и третьему выходам узла контроля вычислений, второй информационный вход которо о подключетг к первым входам четвертага элемен;а 2 — 2И-11ЛИ пятого элемента

?-2И-ИЛИ и первого элемента ИЛИ, выход которого подключен к первому входу первого элемента И, выход которого подключен к первому входу второго элемента ИЛИ, выход которого гюдктпочегг к информационному входу триг гера, инверсный выход которога подключен к входу первого элемента задержки, выход которого подключен к первому входу второго элемента И, третий информационный вход узла контроля вычислений подключен к вторым входам первого элемента ИЛИ, :етвертого и пятого элементов 2-2ИИЛИ, четвертый информационный вход узла контроля вычислений подключен к второму входу второго элемента

ИЛИ1 пятый информационный вход узла контроля вычислений подключен к первому входу перво го сумматора па ( модулю два и к второму входу первогп элемента 2-2И-ИЛИ, пгест ой информационный вход узла контроля вычислений подключен к первому входу второго сумматора по модут-.ю два и к второму входу второго элемента

2-2И-ИЛИ, седьмой информационный вход узла контроля вычислений подключен к первому входу третьегo сумматора по модулю два и к второму входу третьего элемента 2-2И-И IИ, второй уггравляюпгглй вход узла контроля вычислений подключен к входу первого элемента HE к первому вхсду третьего элемента И, к входу установки в "О" триггера и к третьим входам первого, второго и третьего элег ентов 2 †2ИЙЛИ, -.ðåTHé, четвертый и первый вход режигла, тактовый вход, входы нулевого и единичного потенциалов узла

I -< 75Н0<7

22 кан I I)()ttя tлк Il(<<4(ны с(?От

Ветс т н< пи<э к < р. тэ ему, че гнсрт«у входам четнертаг<э .элемента 2-?Н1-И7П!, к второму, третьему и четвертому входам пятого элемента 2-211-?1Г??1, Вы5

Ход КОТОРОГС< ПОДКЛЮЧЕН К ВТОРОМУ входу второго суммяторя по модулю дна и к входу второго элемента НЕ, ВЫХОД КОТОРОГО ПОДКЛЮЧЕН К BTOPOMjj входу третьего сумматора, выход которого подключен к пернаму входу третьего элемента ИЛ?1, выход.которога подключен к второму входу первого элемента И, выход третьего элемента

И подключен к третьему входу второго элемента ИЛИ, выход четвертого элемента 2-2И-ИЛИ подключен к второму входу первого сумматора по модулю два, выход которого подключен к второму входу третьего элемента ИЛИ, третий вход которого подключен к выходу второго сумматора па модулю два, прямой выход триггера объединен с помощью монтажного ИЛИ с выходом 25 первого элемента НЕ и подключен к входу второго элемента задержки, к второму Входу второго элемента И, к четвертым входам первого, второго и третьего элементов 2-2И-ИЛИ и к пята- 30 му выходу узла контроля вычислений, четвертый и шестой выходы .которого подключены соответственно к выходам второго элемента задержки и второго элемента И, причем узел формирования сигнала отказа содержит два элемента

ИЛИ, элемент И и триггер, при этом перный вход узла формирования сигнала отказа подключен к первому входу элемента И и к входу установки в "0" триггера, прямой выход которого подключен к первому входу первого элемента ИЛИ, выход которого подключен к выходу узла формирования сигнала

Отказа, Вь?ходы с Второго по ITI п-й которого подключены соответственно к входам с первого по (m n-1)-й Второго элемента ИЛИ, выход которого подключен к второму входу элемента И, выход которого подключен к информационному входу триггера, (пэ и+1)-й

50 вход узла формирования сигнала отказа подключен к н и-му входу второго . элемента ИЛИ и к второму входу первого элемента ИЛИ, при этом узел э5 контроля кода настройки содержит три триггера, элемент 2 — 2И-ИЛИ, четыре элемента И и элемент НЕ, причем первый и второй информационные входы

$ зля кан Г?э(<ля код;1 It;I(т?э< э йки падк ttt(< ч<- ны са< гнетстненн(э к первым вхс<дям первого эл(.мента 11 It элемента 2-2ИИЛ11, выход которого нодключеп к перн<эм;< и <ходч узля контроля к<эдя нястройки, первый управляющий нкап которого подключен к входам устянов«« ки и 0 первого, второго и третьего триггеров, второй управляю<(в(й вход узла контроля кода настройки подключен к второму вхацу элемента 2-2И-HJI?I и к первому входу второго элементя

И, выход которого подключен к информационному входу первого триггера, инверсный выход которого подключен к информационному входу второго триггера и к первому вхаду третьего элемента И, инверсный выход которого падклкэчен к первому входу четвертого элемента И и к первому входу второго элемента И, выход первого элемента И подключен к информационному вхоцу третьего триггера, прямой выход которага подключен к второму выходу узла контроля кода настройки и к второму входу четвертого элемента И, выход которого подключен к входу элемента НЕ, к четвертому выходу узла контроля кода настройки и к третьему входу элемента 2-2И-ИЛИ, выхоц элемента НЕ подключен к третье му выходу узла контроля кода настройки, к ч етнертому входу элемента

2-2И-ИЛИ и к третьему входу второго элемента И, прямой выход второго триггера и инверсный выход третьего триггера подключены соответственно к вторым входам третьего и первого элементов И, причем узел формирования тестов содержит два триггера, три элемента И, два элемента задержки и элемент НЕ, причем управляющий вход узла формирования тестов подключен к первым входам первого и второго элементов И, вход запуска узла формирования тестов подключен к первому входу третьего элемента И и к входам установки в "0< первого и второго триггеров, тактовый вход узла формирования тестов подключен к второму входу третьего элемента И, выход которого подключен к информационному входу первого триггера, прямой вход которого подключен к первому выходу узла формирования тестов и к второму входу второго элемента

И, инверсный выход которого подключен к третьему входу третьего эле1 19 )ЙЦ9 мента И и к входу элемента ИЕ, в!1ход которо! о подключен к входу первого элемента задержки, ин!3ерсиый выход первого триггера подключен к

5 второму входу первого элемента И и к информационному входу второго триггера, прямой выход которого подключен к третьему входу второго элемента И и к третьему входу первого элемента И, выход которого подклю-1сп к входу второго элемента .!аг,ержки, в:— ход!! Гc pBQ J u B TopoI о элементс .3 3 а держв

1<и подключены соответственно к второму и третьему выходам узла формирования тестов, при Зтом счетный узел содержит !е! 11!к, 31ва э IeweJIта И и

3:1еме!1т;!ад! ржкц, причем первый

+J1 ð ï !3л я IлI! I I I I !3 т О p o H ут! 33 а н л я юп!и и и с !С.тный IIXO и! с IE. TJIO I O VB!JB чены соо" 33(-стве13нс к первому, второму и третьему входам первого элемента И, выход которого подключен к вхогу элемента задержки, выход которого цодкпючен к счетному входу счетчика, первый и второй выходы котсрогo 1!сдключены соответственно к первому и IJòîpobIó входам второго элемента И, выход которогo подключен к входу установки в О счетчика и

K Bbtxo;Ió счетного узла, 42

Фиг. Ф

Составитель В.Смирнов

Техред М,Дид, к Корректор С .1 1екмаР

Р еда кт о р А, 1 1андо р

Заказ 4?68/47 Тираж 668 Подписное

БНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113П35, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101