Цифровой регистратор импульсных процессов

 

Изобретение относится к измерительной технике и может быть использовано при исследовании параметров импульсных процессов. Цель изобретения - повышение быстродействия регистрации. На вход 8 устройства подается исследуемый сигнал, который анализируется в динамическом преобразователе 6 частоты (ДПЧ) по скорости изменения. В зависимости от скорости изменения входного сигнала ДПЧ 6 выдает на аналого-цифровой преобразователь 1 одну из тактовых частот дискретизации f₁. ..f_n с выходов синхронных делителей 5 частоты таким образом, что быстрые фазы входного сигнала дискретизуются с большей тактовой частотой, а медленные с меньшей тактовой частотой. На информационный вход запоминающего блока 7 масштаба оцифровки поступает информация о частоте дискретизации. Введение в устройство (n-1) синхронных делителей 5 частоты, ДПЧ 6, запоминающего блока 7 масштаба оцифровки позволяет повысить быстродействие регистрации за счет параллельной записи кодов частот дискретизации и кодов мгновенных значений амплитуд сигнала в запоминающие блоки 7, 3. 1 з. п. ф-лы, 3 ил.

Изобретение относится к измерительной технике и может быть использовано при исследовании параметров импульсных процессов. Цель изобретения повышение быстродействия регистрации. На фиг. 1 представлена структурная схема предлагаемого регистратора; на фиг. 2 вариант выполнения блока динамического переключателя частот; на фиг. 3 временные диаграммы, иллюстрирующие работу регистратора. Регистратор содержит аналого-цифровой преобразователь 1 (АЦП), блок 2 управления, запоминающий блок 3, генератор 4 эталонной частоты, синхронные делители 5 частоты, динамический переключатель частот 6, запоминающий блок 7 масштаба оцифровки, вход 8 регистратора, выходы 9, 10, первую группу из n элементов и 11, вторую группу из (n-1) элементов И 12, элемент НЕ 13, элемент ИЛИ 14, первый и второй согласующие элементы 15, 16, n триггеров 17, дифференцирующую цепь 18, n формирователей 19 длительностей, компаратор 20, формирователь 21 строба. Вход установки запоминающего блока подключен к первому выходу блока управления, второй выход которого подключен к входу считывания запоминающего блока, управляющий вход которого подключен к входу блока управления, первый выход которого подключен к входу установки АЦП, информационный вход которого подключен к входу регистратора, а разрядные выходы и выход управления записью к соответствующим входам запоминающего блока, выходы которого являются первой группой выходов регистратора, выход генератора 4 соединен непосредственно через делители частоты с частотными входами динамического переключателя частот, информационный вход которого подключен к входу регистратора, первая группа выходов переключателя 6 соединена с разрядными входами запоминающего блока 7, второй выход с входом управления запоминающего блока 7, третий выход с входом внешней частоты дискретизации АЦП, а вход установки в исходное состояние с одноименными входами синхронных делителей частоты, блока 7 и с первым выходом блока управления, третий выход которого соединен с входом считывания блока 7, выходы которого являются второй группой выходов регистратора, S-входы триггеров подключены к выходу компаратора, R-входы через первый согласующий элемент - к входу установки в исходное состояние, C-входы триггеров за исключением n-го, подключены соответственно к частотным входам переключателя 6, начиная со второго, первые входы элементов И первой группы подключены к частотным входам переключателя частот, вторые входы к инверсным выходам триггеров, прямые выходы которых, за исключением n-го триггера, подключены к первым входам элементов И второй группы, выходы элементов И первой группы подключены к входам формирователей длительностей и за исключением первого, к вторым входам элементов И второй группы, выход первого элемента И первой группы через элемент НЕ и выходы элементов И второй группы через последовательно соединенные элементы ИЛИ, формирователь строба подключены к второму выходу переключателя частот, выход формирователя строба через второй согласующий элемент подключен к третьему выходу переключателя частот, выходы формирователей длительностей являются первой группой выходов переключателя частот, информационный вход которого соединен через дифференцирующую цепь с входом компаратора. Регистратор работает следующим образом. При нажатии кнопки "Уст. "0" блок управления на первом выходе вырабатывает сигнал установки в исходное состояние всех триггеров, счетчиков, регистров регистратора. Выходной сигнал (см. фиг. 3а) поступает на АЦП и разблокирует его. Кроме этого, входной сигнал поступает на переключатель частот, где производится его временной анализ. Быстрая фаза сигнала, соответствующая высокой скорости его изменения, выделяется в переключателе частот (фиг. 2) путем частотной фильтрации сигнала на RC-цепочке и последующего амплитудного отбора на компараторе 20 (фиг. 3 б, д). Частота дискретизации f_дискр автоматически выбирается в переключателе частот в зависимости от скорости изменения входного сигнала. При скорости изменения выше пороговой по сигналу с компаратора 20 триггеры 17.1 - 17.n переключателя частот устанавливаются в состояние "1", и через элементы 11.1, 13, 14, 16, 21 на вход управления записью запоминающего блока 7 и вход внешней частоты дискретизации АЦП поступают сигналы частотой f₁; следовательно, дискретизация входного сигнала осуществляется с частотой f₁ (фиг. 3ж); одновременно из переключателя частот через элементы 11.1 11.n, формирователи длительностей 19.1 19.n на разрядные входы запоминающего блока 7 поступают идентифицирующие коды частот f₁ - f_n, следовательно, в блоке 7 происходит запись идентифицирующих кодов частот f₁ f_n с частотой f₁, в запоминающем блоке 3 запись мгновенных значений амплитуд сигнала в виде цифровых кодов, поступающих на разрядные входы блока 3 с АЦП с помощью сигнала управления записью, поступающего также с АЦП. Значение пороговой скорости изменения входного сигнала для данного регистратора выбирается по соотношению где ΔU минимальный квант АЦП. По указанному значению пороговой скорости определяются параметры RC-цепи и значение порогового напряжения компаратора 20. При снижении скорости изменения входного сигнала, т. е. по окончании его быстрой фазы, на C-входы триггеров 17.1 17.n сигнал с компаратором перестает поступать (см. фиг. 3а, б, в). Начинается цепной процесс перехода от частоты дискретизации f₁ к частоте f_n (фиг. 3д), сфазированный с f₁, переводит триггер 17.1 в состояние "0", запрещая прохождение через элемент 11.1 частоты f₁ и одновременно разрешая прохождение через элемент 12.1 частоты f₂. Смена частот происходит в момент соответствия K-го периода частоты f₁ и первого периода частоты f₂, что вместе с условием фазировки частот f₁ и f₂ обеспечивает непрерывность временного масштаба и максимальное временное разрешение, равное 1/f₁. Очевидный импульс частоты f₃ (фиг. 3е) переводит триггер в состояние "0", запрещая прохождение через элемент 12.2 частоты f₂ и одновременно разрешая прохождение через элемент 12.2 частоты f₃. Смена частот происходит в момент соответствия K-го периода частоты f₂ и первого периода частоты f₃, что вместе с условием фазировки частот f₁, f₂ и f₃ обеспечивает непрерывность временного масштаба и временное разрешение 1/f₂. Процесс смены частот продолжается подобным образом до установления предельно низкой частоты, которая задает временной масштаб оцифровки в АЦП низкочастотной фазы сигнала (фиг. 3ж). В течение процесса смены частот на блок 7 поступают соответствующие идентифицирующие коды частот, начиная от текущей частоты дискретизации до f_n, причем в момент совпадения начала периодов каких именно частот совпали. С увеличением скорости входного сигнала выше пороговой описанный процесс оцифровки продолжается с частотой f₁ (см. фиг. 3а.ж). Процесс оцифровки осуществляется в АЦП 1, код мгновенных значений амплитуды регистрируемых сигналов записывается в блок 3, причем порядковые номера адресов кодов амплитуды в блоке 3 соответствуют порядковым номерам идентифицирующих кодов частот в блоке 7. По заполнении объема памяти запись в блоки 7 и 3 прекращается. Запоминающий блок 3 вырабатывает управляющий сигнал переполнения, поступающий на вход блока управления 2, из которого при поступлении этого сигнала поступают последовательно импульсы на входы считывания сначала блока 3, а затем блока 7. Количество этих сигналов соответствует количеству адресов блоков 3 и 7. В результате на выходах 9, 10 регистратора имеется информация в виде цифровых кодов, описывающая импульсный процесс: о форме сигналов, о частотах их оцифровки и о временных координатах импульсов, цифрограмма выходного сигнала регистратора представлена на фиг. 3 з. Интервал времени t между последним отсчетом минимальной частоты дискретизации и первым отсчетом максимальной частоты дискретизации определяется по записанной в блоке 7 информации как разность между периодом частоты оцифровки f_j, соответствующей последнему предыдущему отсчету минимальной частоты, и интервалом времени между моментом появления первого отсчета максимальной частоты дискретизации f₁ и первым последующим периодом частоты f_j по формуле где a количество адресов двоичного кода частоты f₁ с начала измеряемого интервала до появления кода частоты f₂; b количество адресов двоичного кода частоты f₂ с начала измеряемого интервала до появления кода частоты f₃; c количество адресов двоичного кода частоты f₃ с начала измеряемого интервала до появления кода частоты f₄; k количество адресов двоичного кода f_j-1 с начала измеряемого интервала до появления кода частоты f_j; f_j частота, соответствующая коду последнего отсчета предыдущей минимальной частоты дискретизации. Каждая из величин a, b, c, k определяется как число последовательно идущих адресов блока 7, по которым записаны идентифицирующие коды соответствующих частот. Переход к следующей частоте происходит в среднем за K/2 периодов, количество регистрируемой двоичной информации I₃ составляет
где частота дискретизации;
k_i соотношение частот дискретизации;
n количество частот дискретизации;
t временной интервал, в течение которого производится сжатие данных. Под знаком логарифма стоит сумма двух слагаемых, первое из которых составляет количество периодов промежуточных частот, затрачиваемых при переходе к частоте дискретизации f_n. Второе слагаемое определяет количество периодов частоты f_n, затрачиваемое на оцифровку оставшегося после переходного процесса временного интервала. Эффективность Э сжатия данных по отношению к прототипу определяется так:

где
T₁ период временной шкалы дискретизации. Количественно эффективность сжатия для типичных характеристик регистратора T₁ 10^-7 с, K₁=K₂= K₃=K=10, n 3, (шкала из 3 частот 10 МГц, 1 МГц, 100 кГц), в диапазоне времен регистрации t 10^-5-10^-3 с составляет величину приблизительно 1,5 2,0. Наиболее существенное преимущество достигается при k/f_n≈t, т.е. сетка частот с f_n 100 кГц оптимальная для обработки временных интервалов длительностью приблизительно 100 мкс. Для обработки временных интервалов длительностью до 1 мс оптимальна сетка частот с f_n приблизительно 10 кГц. Для сетки частот существенна их фазировка и необходим минимальный временной сдвиг между началами кратных периодов частот. Это условие обеспечивает "сшивку" существенно разных временных масштабов в переходном режиме и достижение максимально возможного временного разрешения соответствующего максимальной частоте временной дискретизации. Таким образом, в устройстве за счет сжатия данных числовая нагрузка блока 3 с учетом блока 7 уменьшается в 1,5 раза, благодаря чему при фиксированном объеме запоминающего блока во столько же раз расширяется диапазон временной регистрации измеряемого процесса или повышается скорость регистрации. В устройстве не удлиняется цикл преобразования амплитудных выборок в код и время его записи в запоминающий блок, что позволяет реализовать предельное быстродействие оцифровки, определяемое параметрами АЦП и запоминающего блока. Сфазированная сетка частот и реализуемая логика их переключения обеспечивают погрешность временных измерений в пределах нестабильности генератора эталонной частоты. Одношаговый переход на предельно низкую частоту f_n не обеспечивает в общем случае повышения эффективности сжатия данных в связи со значительными аппаратурными затратами в течение интервала ожидания совпадения периодов частот f₁ и f_n, а при несоблюдении условия совпадения периодов происходит существенный рост погрешности преобразования по времени (до приблизительно 1/f_n).

Формула изобретения

1. Цифровой регистратор импульсных процессов, содержащий генератор эталонной частоты, запоминающий блок, вход установки в исходное состояние которого подключен к первому выходу блока управления, второй выход которого подключен к входу считывания запоминающего блока, управляющий выход которого подключен к входу блока управления, первый выход которого подключен к входу установки в исходное состояние аналого-цифрового преобразователя, информационный вход которого подключен к входу регистратора, а разрядные выходы и выход управления записью к соответствующим входам запоминающего блока, выходы которого являются первой группой выходов регистратора, отличающийся тем, что, с целью повышения быстродействия, в него введены n-1 синхронных делителей частоты, динамический переключатель частот, запоминающий блок масштаба оцифровки, причем выход генератора эталонной частоты соединен непосредственно и через n-1 синхронных делителей частоты с частотными входами динамического переключателя частот, информационный вход которого подключен к входу регистратора, первая группа выходов динамического переключателя частот соединена с разрядными входами запоминающего блока масштаба оцифровки, второй выход динамического переключателя с входом управления записью запоминающего блока масштаба оцифровки, третий выход с входом внешней частоты дискретизации аналого-цифрового преобразователя, а вход установки в исходное состояние с одноименными входами синхронных делителей частоты запоминающего блока масштаба оцифровки и с первым выходом блока управления, третий выход которого соединен с входом считывания запоминающего блока масштаба оцифровки, выходы которого являются второй группой выходов регистратора. 2. Регистратор по п. 1, отличающийся тем, что динамический преобразователь частот содержит первую группу из n элементов И, вторую группу из n-1 элементов И, элемента НЕ, элемент ИЛИ, первый и второй согласующие элементы, дифференцирующую цепь, n формирователей длительностей, компаратор, формирователь строба и n триггеров, S-входы которых подключены к выходу компаратора, R-входы через первый согласующий элемент к входу установки в исходное состояние, С-входы триггеров, за исключением n-го, подключены соответственно к частотным входам динамического переключателя частот, начиная с второго, первые входы элементов И первой группы подключены к частотным входам динамического переключателя частот, вторые входы к инверсным выходам триггеров, прямые выходы которых, за исключением n-го триггера, подключены к первым входам элементов И второй группы, выходы элементов И первой группы подключены к входам формирователей длительностей, за исключением первого, к вторым входам элементов И второй группы, выход первого элемента И первой группы через элемент НЕ и выходы элементов И второй группы через последовательно соединенные элемент ИЛИ, формирователь строба подключены к второму выходу динамического переключателя частот, выход формирователя строба через второй согласующий элемент подключен к третьему выходу динамического переключателя частот, выходы формирователей длительностей являются первой группой выходов динамического переключателя частот, информационный вход которого соединен через дифференцирующую цепь с входом компаратора.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Номер и год публикации бюллетеня: 36-2000

Извещение опубликовано: 27.12.2000        

---