Генератор периодических колебаний инфразвуковых частот с автоматической калибровкой

 

Изобретение относится к импульсной технике и может быть использовано в генераторах сигналов для поверки и аттестации измерительной аппаратуры. Цель изобретения - расширение класса формируемых сигналов и уменьшение времени формирования сигнала. Устройство содержит генератор 1 импульсов, делитель 2 частоты, коммутаторы 3, 4, 7, блоки 5, 6, 18 переключателей, постоянный запоминающий блок 8, умножитель 9, сумматор 10, оперативный запоминающий блок 11, цифроаналоговый преобразователь 12, фильтр 13 нижних частот, выходной масштабный преобразователь 14, счетчики 15, 16, формирователь 17 импульсов, блок 19 сравнения и триггер 20. В устройство введены преобразователь 21 кода, коммутаторы 22, 23, вычислитель 24, элементы И 25-29, триггеры 30-33, блок 34 формирователей импульсов, реверсивный счетчик 35, элементы ИЛИ 36-39, 49, оперативный запоминающий блок 40, счетчики 41 и 42, блок 43 переключателей, регистры 44, 45, элементы 46-48 задержки. Сигналы формируются в виде суммы: F(T)=98C[A<SB POS="POST">N</SB>COS(NWT+W<SB POS="POST">N</SB>SIN(NWT)] (1). На первом этапе с помощью блоков 6 и 18 в оперативный запоминающий блок вводятся значения A<SB POS="POST">N</SB> и B<SB POS="POST">N</SB>. На втором этапе осуществляется синтез суммарного сигнала. Последовательно формируются гармоники, входящие в сумму (1), причем синусоидальный цифровой сигнал записан в постоянный запоминающий блок 8, умножение на коэффициенты A<SB POS="POST">N</SB> и B<SB POS="POST">N</SB> выполняется умножителем 9, частота данной гармоники определяется занесением кода в реверсивный счетчик 35. Сумматор 10 и оперативный запоминающий блок 11 выполняют накопление суммы (1). На следующем этапе происходит автоматическая калибровка действующего значения выходного сигнала. Для этого в вычислителе 24 вычисляется корень квадратный из суммы квадратов поступивших на него кодов и формируется нормирующий коэффициент, поступающий на выходной масштабный преобразователь 14. После этого устройство генерирует периодический сигнал, определяемый формулой (1) с заданным действующим значением. Элемент ИЛИ 49 позволяет ускорить формирование сигнала (1) при наличии нулевых значений A<SB POS="POST">N</SB> и B<SB POS="POST">N</SB>. 2 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU „„1497722

А1 (51)4 H 03 К 4/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОП.1РЫТИЯМ

ПРИ ГКНТ СССР

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4260797/24-21 (22) 15.06. 87 (46) 30.07.89. Бюл. № 28 (71) Всесоюзный научно-исследовательский институт электроизмерительных приборов (72) Д.Д.Переверзев и В.А.Прянишников (53) 621.374 (088.8) (56) Беляков С.A., Чураков П,П. Функциональный генератор сигналов инфранизкочасто1гного диапазона. — Приборы и техника эксперимента, 1985, ¹ 2, с. 142-145.

Авторское свидетельство СССР

¹ 1103226, кл. G 06 F 7/552, 1984.

Авторское свидетельство СССР № 970631, кл. Н 03 В 19/00, 1979. (54) ЕFН ЕPATOP ПЕРИОДИЧЕСКИХ КОЛЕБА—

НИЙ ИНФРАЗВУКОВЫХ ЧАСТОТ С АВТОМАТИЧЕСКОЙ КАЛИБРОВКОЙ (57) Изобретение относится к импульсной технике и может быть использовано в генераторах сигналов для поверки и аттестации измерительной аппаратуры, Цель изобретения — расширение класса формируемых сигналов и уменьшение времени формирования сигнала.

Устройство содержит генератор 1 импульсов, делитель 2 частоты, коммутаторы 3, 4, 7, блоки 5, 6, 18 переключателей, постоянный запоминающий блок 8, умножитель 9, сумматор 10, оперативный запоминающий блок 11, цифроаналоговый преобразователь 12, 1497722 фильтр 13 нижних частот, выходной масштабный преобразователь 14, счетчики 15, 16, формирователь 17 импульсов, блок 19 сравнения и триггер 20, 5

В устройство введены преобразователь

21 кода, коммутаторы 22, 23, вычислитель 24, элементы И 25-29, триггеры 30-33, блок 34 формирователей импульсов, реверсивный счетчик 35, эле- 10 менты ИЛИ 36-39, 49, оперативный запоминающий блок 40, счетчики 41 и 42, блок 43 переключателей, регистры 44, 45, элементы 46-48 задержки. Сигналы формируются в виде суммы: F(t) = 15 и

g (aÄcos(nui t+ b„sin(no> t)j (1) . =1

На первом этапе с помощью блоков 6 и 18 в оперативный запоминающий блок вводятся значения а „и b„. На втором 20 этапе осуществляется синтез суммарного сигнала. Последовательно формируются гармоники, входящие в сумму (1), причем синусоидальный цифровой сигнал записан в постоянный запоминающий блок 8, умножение на коэффициенты а„ и Ь„ выполняется умножителем 9, частота данной гармоники определяется занесением кода в реверсивный счетчик 35. Сумматор 10 и оперативный запоминающий блок 11 выполняют накопление суммы (1). На следующем этапе происходит автоматическая калибровка действующего значения выходного сигнала. Для этого в вычислителе 24 вычисляется корень квадратный из суммы квадратов поступивших на него кодов и формируется нормирующий коэффициент, поступающий на выходной масштабный преобразователь 14. После -.того устройство генерирует периодический сигнал, определяемый формулой (1) с заданным действующим значением.

Элемент ИЛИ 49 позволяет ускорить формирование сигнала (1) при наличии нулевых значений а „и Ь „. 2 з, и. ф-лы, 2 ил.

Изобретение относится к импульсной технике и может быть использова- 30 но в генераторах сигналов для поверки и аттестации измерительной аппаратуры.

Цель изобретения — расширение класса формируемых сигналов за счет обеспечения формирования периодических сигналов произвольной формы при условии ограниченности их спектра.

Дополнительная цель изобретения уменьшение времени формирования сиг-. 40 нала при наличии в нем нулевых гармоник, На фиг. 1 изображена структурная схема генератора периодических колебаний инфразвуковых частот с автома- ° 45 тической калибровкой, на фиг.2 приведен пример выполнения вычислителя.

Устройство содержит последователь. но соединенные генератор 1 импульсов, делитель 2 частоты, первый 3 и второй 4 коммутаторы, первый блок 5 переключателей, выход которого соединен с управляющим входом первого коммутатора 3, второй блок 6 переключателей, выход которого подключен к первому входу третьего коммутатора

7, последовательно соединенные постоянный запоминающий блок 8, умножитель 9, сумматор 10 и первый оперативный запоминающий блок 11, последовательно соединенные цифроаналоговый преобразователь 12, фильтр 13 нижних частот и выходной масштабный преобразователь 14, причем выход последнего является выходом устройства, а также первый 15 и второй 16 счетчики, формирователь 17 импульсов, третий блок 18 переключателей, блок

19 сравнения, первый триггер 20, преобразователь 21 кода, четвертый

22 и пятый 23 коммутаторы, вычислитель 24, с первого по пятый элементы

И 25-29, с второго по пятый триггеры

30-33, блок 34 формирователей импульсов, реверсивный счетчик 35, с первого по четвертый элементы ИЛИ 36-39, второй оперативный запоминающий блок 40, третий 41 и четвертый 42 счетчики, чет— вертый блок 43 переключателей, первый

44 и второй 45 регистры, с первого по третий элементы 46-48 задержки, причем выход первого счетчика 15 соединен с адресным входом постоянного запоминающего блока 8, выход генератора 1 соединен с первым входом первого элемента И 25, выход которого связан с первым входом первого счетчика 15 и счетным входом реверсивного счетчика 35, второй вход первого элемента И 25 связан с выходом второ97722

6 ляющим входом третьего коммутатора

7, второй выход четвертого блока 43 связан с вторым входом второго элемента ИЛИ 37 и вторым входом первого триггера 20, третий выход четвертого блока 43 подключен к управляющему входу второго коммутатора 4, выход третьего блока 18 соединен с входом ( данных второго оперативного запоминающего блока 40 и входом блока 34 формирователей импульсов, выход которого подключен к входу четвертого элемента ИЛИ 39, выход последнего соединен с управляющим входом второго оперативного запоминающего блока 40, первый выход третьего коммутатора 7 связан с адресным входом второго оперативного запбмииающего блока 40 и входом данных реверсивного счетчика

35, второй выход третьего коммутато55

14 го триггера 30, один из выходов делителя частоты соединен с первыми входами второго, четвертого и пятого элементов И 26,28 и 29, выход второго элемента И 26 связан с первым входом третьего элемента ИЛИ 38, выход реверсивного счетчика 35 подключен к управляющему входу постоянного запоминающего блока 8, первому входу первого элемента ИЛИ 36 и входу первого элемента 46, выход последнего связан с управляющим входом умножителя 9 и входом загрузки реверсивного счетчика 35, второй выход умножителя

9 связан с первым входом второго регистра 45 и входом второго элемента

47, выход которого связан с управляющим входом первого оперативного запоминающего блока 11 и входом третьего элемента 48, выход последнего связан с вторым входом третьего элемента ИЛИ 38 и первым входом второго элемента ИЛИ 37, выход последнего соединен с вторым входом второго триггера 30, выход третьего элемента

ИЛИ 38 соединен с вторым входом второго коммутатора 4, выход которого связан с входом второго счетчика 16, первый вьгход последнего соединен с адресным входом первого оперативного запоминающего блока 11, выход которого связан с входом преобразователя

21 и вторым входом второго регистра

45, третий вход которого соединен с выходом первого триггера 20, выход второго регистра 45 связан с вторым входом сумматора 10, первый выход четвертого блока 43 соединен с управ5

50 ра 7 соединен с вторым входом первгго счетчика 15, выход второго оперативного запоминающего блока 40 подключен к второму входу умножнтеля второй выход второго с.чст и:ка 16 сoe динен с первьмгг входам.. первг гс 20 и пятого 33 триггеров г перв г. входом формирователя 17, выход K(торог связан с входом третьего счетчика 1, первыми входами третьего триггера 31 и третьего элемента И 27 и третьим входом первого с етчика 15, первый выход третьего счетчика 41 соединен с вт Орым входом третьего коммутатора второй выход третьего счетчика 41 связан с вторым входом третьего триггера 31, выход которого подключен к вторым входам второго 26 и третьего

27 элементов И и второму пходу первого элемента ИЛИ 36, выход которого соединен с первым входом второго триггера 30, выход третьего элемента

И 27 связан с вторым входом четвертого триггера 32, выход последнего соединен с вторым входом четвертого . элемента И 28, выход последнего связан с входом четвертого счетчика 42, который своим выходом подключен к управляющим входам четвертого 22 и пятого 23 коммутаторов, выход преобразователя 21 соединен с первыми входами первого регистра 44 и блока

19, выход последнего соединен с третьим входом первого регистра 44, выход преобразователя 21 также связан с входом четвертого коммутатора 22, выход которого соединен с первым входом вычислителя 24 и входом цифроаналогового преобразователя 12, выход первого регистра 44 связан с вторым входом блока 19 и информационным входом пятого коммутатора 23, выход последнего соединен с первым входом четвертого триггера 32 и вторым входом пятого триггера 33, выход которого подключен к вторым входам вычислителя 24 и пятого элемента И

29, выход последнего связан с третьим входом вычислителя 24 и третьим входом третьего элемента ИЛИ 28, а выход вычислителя 24 связан с вторым входом выходного масштабного преобразователя 14.

Кроме того, генератор содержит пятый элемент ИЛИ 49, вход которого соединен с выходом второго оперативного запоминаюшего блока 40, а выход

1497722 — номер гармоники, — число суммируемых гармоник, Ы вЂ” частота, A„

q — амплитуда и фаза соответстl l венно и гармоники.

Алгоритм работы устройства-прототипа позволяет формировать только периодические сигналы, обладающие свойствам»» симметрии первого или второго рода.

Алгоритм работы предлагаемого устройства позволяет сформировать перно"

50 связан с вторым входом формирователя 17, Вычислитель 24 (фиг,.2) содержит квадратор 50, накапливающий сумматор

51, блок 52 извлечений корня, дели5 тель 53, умножитель 54 и задатчик

55 кода, причем вход квадратора 50 является первым входом вычислителя

24, а выходы подключены к входам

10 накапливающего сумматора 51, выход которого через блок 52 и делитель 53 связан с первым входом умножителя

54, второй вход которого подключен к выходу задатчика 55, а выход является выходом вычислителя 24. Входы управления блока 52 и квадратора.50 являются соответственно вторым и третьим входами вычислителя 24.

Умножител»» 9 и 54, квадратор 50 и делитель 53 реализованы на БИС умножителях типа КР1802ВР2, Выходной масштабный преобразователь 14 может быть выполнен в виде перемножающего цифроаналогового преобразователя, формирователь 17 — в виде одновибратора с несколькими равноправными входами запуска, например К15 АГЗ. Блок

34 формирователей импульсов представляет собой набор отдельных формирователей импульсов, входы которых соединены с выходами третьего блока 18, а выходы — с входами четвертого элемента ИЛИ 39.

Блок 52 реализован по схеме, предложенной в (2).

Сущность изобретения заключается в roM, что алгоритм (37 формирования сложного сигнала путем сложения ограниченн го числа гармонических составляющих с задаваемыми амплитудами заменен на алгоритм формирования сложного сигнала по формуле и

F(t) = . Ansin(nz) t + ц п), (1)

»CD дический сигнал любой формы со спектром не шире чем N»).

Обобщенный алгоритм рабдты генератора заключается в следующем, На первом этапе работы в генератор вводится информация об амплитудах и фазах гармоник. В генераторе реализовано формирование сложного сигнала по формуле

nl

Г(«) = Q (a„cos (пя «)+Ь„sin(neo t), »l = 1 (2) аналогичной формуле (1) п и А=1 а„+ь а ф)

»» «ДЦ =

ll Ь„

После ввода соответствующих коэффициентов а „ и Ь „ начинается этап формирования сложного сигнала по формуле (2). Этот этап состоит из трех основных частей: собственно синтез сложного сигнал,- »т формуле (2), нормирование получе:»»»о» о ц »фрового сигнала по амплитуде и автоматическая установка к эффиц»»ента передачи масштабного преобразователя в зависимости от требуемого среднеквадратического значе:»ия сформированного сигнала на вьходе генератора с учетом амплитуды и формы синтезированного сигнала На третьем этапе синтезированный цифровой сигнал выдается на выход ,енератора через цифроаналоговый преобразователь, фильтр нижних частот и масштабный преобразователь с заданной частотой, Рассмотрим работу устройства.

Перед началом работы обнуляются накапливающий сумматор 51, счетчики

16,35,41 и 42, триггеры 31 — 33 и первый регистр 44. При этом первый счетчик 15 устанавливается в состояние единицы (все разряды, кроме двух старших, которые устанавливаются в состояние логического нуля путем записи соответствующей кодовой комбинации по входу параллельной записи).

Работа генератора начинается с ввода коэффициентов разложения ряда

Фурье а„ и Ь „. Для этого четвертый блок 43 переключателей устанавливается в положение "ввод", при этом управляющий сигнал с его первого выхода поступает на управляющий вход третьего коммутатора 7, который соединяет выход второго блока 6 с входом данных реверсивного счетчика 35 (кроме младшего разряда) и с адрес1497722

1О ным входом второго оперативного за" поминающего блока (все разряды)-40.

Младший разряд выходного кода второго блока 6 подается с второго выхода третьего коммутатора 7 на второй

5 вход первого счетчика 15. Выходной код второго блока 6 переключателей определяет вводимый коэффициент разложения, причем младший разряд, равный нулю, определяет ввод коэффициентов ;.„,;. равный единице — коэффициентов b Остальные разряды кода определяют номер гармоники и, при этом коду "нуль" соответствует первая, коду "один" — вторая, коду

"два" — третья гармоника и т,д.

Значение вводимого коэффициента задается третьим блоком 18 и с его выхода подается на вход данных второго оперативного запоминающего блока

40 и вход блока 34 формирователей импульсов„ При изменении состояния любого разряда выходного кода третьего блока 18 блок 34 формирователей импульсов вырабатывает сигнал, который через четвертый элемент ИЛИ 39 подается на управляющий вход второго оперативного зало <и«««(ег< бл ",а 40.

Этим обесйечивается запись во второй оперативный запоминающий блок 40 требуемого значения коэффициента разложения ряда Фурье а „или Ь„, После окончания ввода всех требуемых коэффициентов разложения ряда

Фурье четвертый блок 43 устанавливают в положение "Синтез", при этом на втором выходе четвертого блока 43 формируется сигнап "Синтез", который устанавливает в состояние "Лог.1" 40 первый и второй (через второй элемент

ИЛИ 37) триггеры 20 и 30. При переходе к режиму "Синтез" с первого выхода четвертого блока 43 снимается сигнал Ввод, по заднему фРонтУ ко- 45 торого третий коммутатор 7 соединяет выход третьего счетчика 41 с входами реверсивного счетчика 35, второго оперативного запоминающего блока 40 и первого счетчика 15. Выходной сигнал "Лог. 1" первого триггера 20 обнуляет второй регистр 45, при этом выходной код сумматора 10 соответствует выходному коду умножителя 9 и не зависит от содержимого первого оперативного запоминающего блока 11.

Выходной сигнал второго триггера 30 разрешает прохождение импульсов с выхода генератора 1 импульсов через первый элемент 11 25 на первый (счетный) вход первого счетчика 15 и «а счетный вход (вычитания) р< в<.репвного счетчика 35. Первь< ; !<".пу :,< . шедшии через первый э.< .<ен<, I :э, устанавливает первый счетчик 15 в согтояние Все нули" (кроме втор< го разРяда) и формирует сигнал на выходе переноса реверсивного счетчика 35, по которому разрешается выдача данных из постоянного запоминающего блока 8 по адресу, определяемому с< сто«нием первого счетчика 15, на первый вход умножителя 9. Выходной с r!

И 25, и запускает первый . лемент 46 задержки.

Выходной сигнал первого элемента

46 поступает на управляющий вход умножителя 9, разрешая умножение выходного кода постоянного запоминающего блока 8 на коэффициент а, поступающий на второй вход умножителя 9 с выхода второго оперативного запоминающего блока 40. Выходной сигнал первого элемента 46 также поступает на вход загрузки реверсивного счетчика

35, при этом в последний записывается номер синтезируемой гармоники, определяемой состоянием счетчика 41.

По окончании операции умножения умножитель 9 выдает произведение на первый вход сумматора 10 и формирует на своем втором выходе сигнал готовности, который через второй элемент

47 задержки поступает на управляющий вход первого оперативного запоминающего блока 11. По этому сигналу данные с выхода сумматора 10 записываются в первый оперативный запоминающий блок 11. Второй регистр 45 обнуляется выходным сигналом первого триггера 20, поэтому сигнал готовности умножителя 9 не изменяет его состояния.

Выходной сигнал второго элемента

47 запускает третий элемент 48 задержки, выходной сигнал последнего поступает на первый вход второго элемента ИЛИ 37 и второй вход третьего элемента ИЛИ 38. Через третий элемент ИЛИ 38 и второй коммутатор 4 этот сигнал поступает на счетный< вход второго счетчика 16, который устанавливает на адресном входе перво1497772

l2 го оперативного запоминающего блока

11 ill,pE ñ следующей ячейки, Через второй лсмент И11И 37 выходной сигнал третьего элемента 48 задержки

5 подается на второй BxoJ1 второго триггера 30, устанашшвая последний в состояние Лог, 1

В результате выполненных операций в первой ячейке первого оперативного запоминающего блока 11 сформировано значение первой ординаты косинусоидальной составляющей первой гармоник» а, Лалее описанная последовательность операций повторяется циклическ» до заполнения первого оперативного запоминающего блока 11 одним периодом косинусоидальной составляющей первой гармоники и появления на втором выходе (переноса) второго

20 счетчика 16 сигнала переполнения, обнуляющего первый ?0 и пятый 33 триггеры и запускающего формирователь 17. Обнуление первого триггера

20 прекращает обнуление второго регистра 45, Выходной сигнал формирователя 17 обнуляет третий триггер 31 и увеличивает на единицу содержимое третЬего счетчика 41, при этом происходит обращен»е к следующей ячейке второго операт»нного запоминающего блока 40 и на второй вход умножителя

9»з второго оперативного -Ial..ûì»llàющего блока 40 выдается значение следующего коэффициента разложения р, да

Фурье (Ь,).

По заднему фронту выходного сигнала формирователя 17 импульсов в первый счетчик 15 записывается информация по параллельному входу, пРичем 40 два старших разряда записываемого кода равны значению младшего разряда выходного кода третьего счетчика 41, а остальные равны логической единице, ЭТ1 и Обеспечивается ollpoc по 45 стоянного запоминающего блока 8 с нулевого адреса при формировании синуса » с адреса, равного одной четверти адресного пространства, при формировании косинуса, Далее описанньпл выше процесс синтеза гармонических составляющих повторяется циклически до окончания синтеза всех членов ряда Фурье и появления на втором выходе третьего

55 счетчика 41 сигнала переноса. Однако вновь синтезируемые гармонические составляющие суммируются с предыдущими и результат накапливает я в первом оперативном запоминающем блоке

11. Это достигается записью во второй регистр 45 содержимого первого оперативного запоминающего блока 11 и выдачей этого содержимого на второй вход сумматора 10 по сигналу готовности умножителя 9.

По окончании синтеза всех гармонических составляющих на втором выходе третьего счетчика 41 появляется сигнал переноса, устанавливающий третий триггер 31 в состояние "Лог 1", Этим начинается процедура нормирования синтезированного сигнала по амплитуде. Выходной сигнал третьего триггера 31 через первый элемент ИПИ

36 обнуляет триггер 30 » р".çðåøàåò прохождение сигналов с выхода формирователя 17 импульсов через третий элемент И 27 и с одного из выходов делителя 2 частоты через второй элемент И 26. Первый вход второго элемента И 26 подключен к тому выходу делителя 2, интервал между импульсами частоты на котором достаточен для выполнения описанных ниже операций.

Импульсы частоты с выхода элемента И 26 поступают через третий эле-, мент ИЛИ 38 и второй коммутатор 4 на счетный вход второго счетчика 16, который начинает последовательно опра:л»вать ячейки первого оперативного запоминающего блока 11, Содержимое ячеек первого оперативного запом»нающего блока 11 через преобразователь 21, осуществляющий преобразование обратного кода в прямой, поступает (без знакового разряда) на первые входы блока 19 и первого регистра 44. На второй вход блока 19 под; ется содержимое первого регистра 44. Если код на первом входе блока 19 больше кода на его втором входе, то выходной сигнал блока

19 разрешает запись большего кода в первый регистр 44 по заднему фронту выходного сигнала второго элемента

И 26, Описанный процесс повторяется с приходом-следующего импульса частоты с выхода второго элемента И 26 до тех пор, пока не будут опрошены все ячейки первого оперативного запоминающего блока 11. При этом в первом регистре 44 окажется записанным максимальный по модулю код, имеющийся в первом оперативном запоминающем блоке 11. После опроса всех ячеек последнего на втором выходе второго!

14

149772? счетчика 16 появится сигнал переноса, запускающий формирователь 17.

Его выходной сигнал подается на первый вход третьего элемента И 27 и обнуляет третий триггер 31, запрещая прохождение импульсов частоты через второй элемент И 26. При этом на выходе третьего элемента И 27 формируется короткий импульс, устанавливающий четвертый триггер 32 в состояние Лог.! ., Этот сигнал разрешает прохождение импульсов частоты через четвертый элемент И 28 на с »етнь»»» вход четвертого счетчикл 42. Под воз- 15 действием выходного сигнала последнег< ..>»ть»г» коммутатор 23 начинает последовательно коммутировлть t»H свой выход рлзрядь. кодл, записанного в первом регистре 44, начиная со старшего разряда- Процесс повторяется до обнаружения разряда, равного

"Лог.1", т.е„ до появления сигнала

"Лог.1" на выходе пятого коммутатора

23, по которому устанавливается в 25 состояние "Лог.1" пятый триггер 33 и обнуляется четвер-.ый триггер 32, запрещая прохождение импульсон частоты через четвертый элемент H 28.

Четверть»»» коммутат.1р 22 уста.tàt»nt»вается выходным сигналом четвертого счетчика 42 в состояние, обеспечивающее сдвиг всех разрядов кодов, поступающих на четвертый коммутатор

22 с выхода преобразователя 21 кода, на число разрядов, равное количеству импульсов, пришедших на счетный вход четвертого счетчика 42. При этом среди кодов, поступающих с выхода четвертого коммутатора 22 на вход 4 цифроаналогового преобразователя 12, найдется хотя бы один, имеющий значение старшего разряда, равное логической 1. Этим обеспечивается полное использование разрядной сетки цифро- 45 аналогового преобразователя 12.

Выходной сигнал пятого триггера

33 разрешает прохождение импульсов частоты с выхода делителя 2 через пятый элемент И 29 на третий вход вычислителя 24 и через третий элемент

ИЛИ 38 и второй коммутатор 4 на счетный вход второго счетчика 16, который начинает опрашивать первый оперативный запоминающий блок 11. Вы55 ходные коды последнего через преобразователь 21 и четвертый коммутатор

22 поступают на вход квадратора 50, являющегося первым входом вычислите:»я ?4. По заднему фронту пмпульсл

ЧаС тОтЫ, »toe Гула»О»цо ГО НЛ Нкг;; у»1ПЛ »в ления квлдрлтора 50 с г»1,1хог»;: пяток

»демеt .÷ л И 29, нхог»г»с и коп ьвл "рлl рл во- во»»г»тсг» 1 г;l.,:; ;1 )» р1. -., 1»,тл г злггисывлется в нлкапливлю»111111 с, мм 1— тор 51, причем данные поступ,1:ntc с первого выхода квлдрлторл 50 нл первый вход накапливающего сумматора

51, сопровождаются сигналом готовности, вырабатываемым квлдрлтором 50 и поступающим с е .о второго выхода нл второй вход накапливающего сумматора 51. или

1Ч

К (4) После опроса всех ячеек первого оперлтивного запоминающего блока 11 сигнлл переноса с выхода второго счетчика 16 обнуляет пятый триггер

33 ° При этом задним фронтом выходного сигнала последнего запускается блок 52, вход управления которого является вторым входом вычислителя 24.

Выходной код блока 52, равный квадратному корню из суммы квадратов кодов, поступающих на первый вход вычислителя 24, вьдается с первого выхода блока 52 на первый вход делителя 53 и сопровождается сигналом готовности, вырабатываемым блоком 52 и поступающим с его второго выхода на вход управления делителя 53. Последний под воздействием сигнала готовности делит код, равный квадратному корню из числа ячеек первого оперативного запоминающего блока 11, на выходной код блока 52 и вьдает результат со своего первого выхода на первый вход умножителя 54, который по сигналу готовности, вырабатываемому делителем 53 и поступающему с его второго выхода на вход управле1 ния умножителя 54, умножает этот код на выходной код задатчика 55, которым устанавливается требуемое среднеквадратическое значение выходного сигнала генератора. В результате выполненных операций на выходе вычислителя 24 появляется код N sitr» равньгг»

4 (3)

СК3 К

Q N

1497722

15 м»„,ходи и код задатчика 55

К вЂ” число ячеек первого оперативного запоминающего блока 11, код, поступающий на первьп» вход вычислителя 24

1 и ячеики первого оперативного запоминающего блока

11 с номером j.

Выражение в знаменателе дроби (4) представляет собой вычисленное в циф10 ровом виде среднеквадратическое значение синтезированного сигнала с учетом его амплитудного нормирования.

Выходной код вычислителя 24 подается на второй вход выходного масштабного

15 преобразователя 14.

После выполнения описанных операций четверть»»» блок 43 устанавливают в положение "Вывод". При этом снимается сигнал с его второго выхода и на третьем выходе четвертого блока

43 устанавливается сигнал "Вывод", по которому второй коммутатор 4 соединяет счетный вход второго счетчика 16 с выходом первого коммутатора

3. Последний коммутирует на свой выход один из выходных сигналов делителя 2 в соответствии с кодом, поступающим с выхода первого блока 5 на управляющий вход первого коммутатора 1. Этот код определяет частоту выходного сигнала генератора, Возможен выбор одного значения .-астоты из множества, опредепяемого количе" ством выходов делителя 2 частоты.

Коэфф»щие»»т делени» частоты для каждого пз выходов последн. го различный.

Вт-рп»» счетчик 16 периодически опрашив:»e2 ячейки первого оперативного запоминающего блока 11. Выходные коды последнего через преобразовате,»ь 21 и четвертый коммутатор

40

22 подаются на вход цифроаналогового генератора определяется только кодом, преобразователя 12, выходной сигнал которого через фильтр 13 и выходной масштабн»>»»» преобразователь 14 поступает на выход генератора. Учитывая, что коэффициент передачи Выходного масштабного преобразователя 14 определяется выходным кодом вычислителя

24 и что этот код обратно пропорци55 опален среднеквадратическому значению выходного сигнала цифроаналогового преобразователя 12, среднеквадратическое значение выходного сигнала Если в режиме синтеза происходит обращение к ячейке второго оперативного запоминающего блока 40, содержащей нулевой код, т,е, к нулевс ".> коэффициенту разложения а, или о;, то нулевой сигнал с выхода второго оперативного запоминающего блока 40 через пятый элемент ИЛИ 49 поступает на второй вход формирбвателя 17 импульсов. При том последний форм»»рует сигнал, изменяющий состояние третьего счетчика 41 на единицу, Если следующий коэффициент разложения равен нулю, процесс повторяется. Если значение следующей ячейки второго оперативного запоминающp» о бл -.а 40 отлично от нуля, начинается процесс синтеза соответствующей гармоники, описанный выше, Так, для синтеза одной гармонической составляющей требуется время которое можно представить суммой времени 7,и (5) + n

2 где n i, — время, необходимое для работы реверсивного счетчика

3> пропорциональное номеру гармоники; время работы остальных узлов генератора при синтезе гармоники.

Время синтеза одной гармоники и составляет (6) — n- Д+ где n — номер гармоники, Д вЂ” время работы реверсивного счетчика 35 при синтезе первой гармо»»ики.

Таким образом, суммарное время работы генератора в режиме синтеза

Тс можно представить: задаваемым задатчиком 55, и не зависит от вида синтезированного сигнала, Таким образом, описанный генератор формирует периодические сигналы произвольной формы, задаваемые ограниченным рядом Фурье (2) и нормированные по уровню среднеквадратического значения.

Введенный с целью уменьшения времени синтеза заданного сигнала пятьп» элемент ИЛИ 49 обеспечивает следующий режим.

1497722 (7) P

Т, =2рс,+ 2УПЛ+ г

»=< же лсрный блок пере клн>ча теле й, гыход которого соединен с управляющим где р — максимальное число синтезируемых гармоник, и время, необходимое для операций амплитудного «ормирования и вычисления кода выкМасштабный коэффициент 2 перед р появляется за счет того, что каждая гармоника представлена синусной и косинусной составляющими, синтезируемыми независимо. При введении в генератор пятого элемента ИЛИ 49 формула (7) примет нид:

Т =р „ +(2р-р ) 7 +2 K с(па+ <.3, (8) л где р — число отличных от нуля коэффициентов разложения, время анализа нуля коэффициента причем с4 CC < коэффицие«т, равный 1 (если гармоническая составляющая 25 не равна нулю) или О (если гармоническая составляющая равна нулм>)

Из анализа формул (7) и (8) следует, что ускорение синтеза пропорционально числу нулевых коэффициентов разложения.

Таким образом, предлагаемое устройство позволяет формировать калиброванные по уровню среднеквадратического значения периодические сигналы произвольной формы с ограниченным и заданным спектром инфразвуковых частот, необходимые при поверке и аттестации измерительных приборов 40 инфразвуковых частот, а также при проведении научных исследований.

Введенные в устройство элементы и их связи позволяют формировать сигналы сложной формы за малое вре- 45 мя, что позволяет оперативно менять форму выходного сигнала генератора, что особенно важно при проведении автоматических испытаний серийной продукции.

Ф о р м у л а и з о б р е т е н и я !. Генератор периодических колебаний инфразвуковых частот с автоматической калибровкой, содержащий последовательно соединенные генератор импульсов, делитель частоты, первый и второй коммутаторы, а таквходом первого коммутатора, второй блок перекпючателей, нь>хс л котс рого подклм>че«к первому > ., >у г!<е гьс го коммутатора, последона-<,ь«с. соединенные постоянный заломи«ающ«й блс>к, умножитель, сумматор и «ерный перлтинный запоминающий б.пок, п< следов»тельно соединенные цифроа«алоговыи преобра зователь, фи 1ьтр «иж«их частот и выходной мас.<-аб«ый преобразоBàòåëü, причем ыход «0с.«åä«å го является выходом устр.йстна, а также первый и второй счетчики, формирователь импульсов, третий блок переключателей, блок сравнения и перньп триггер, отличающийся тем, что, с целью расширения класса формируемых сигналов, в него введены преобразователь кода, четвертый и пятый коммутаторы, вычислитель, с первого по пятый элементы И, с второго по пятый триггеры, блок формирователей импульсов, ренерсинный счетчик, с первого по четвертый элементы

ИЛИ, второй оперативный запоминающий блок, третий и четвертый счс тчики, четвертый блок перекпн>чателей, первый и второй регистры, первый, второй и третий элементы задержки, причем выход первого счетчика соединен с адресным входом постоянного запоминающего блока, выход генератора импульсов соединен с первым входом первого элемента И, выход которого соединен с первым входом первого счетчика и счетным входом реверсивного счетчика, второй вход первого элемента И соединен с выходом второго триггера, выход одного из разрядов делителя частоты соединен с первыми входами второго, четвертого и пятого элементов И, выход второго элемента И соединен с первым входом третьего элемента ИЛИ и вторым входом первого регистра, выход реверсивного счетчика подключен к управляющему входу постоянного запоминающего блока, первому входу первого элемента ИЛИ и входу первого элемента задержки, выход которого соединен с управляющим входом умножителя и входом загрузки реверсин«ого счетчика, второй выход умножителя соединен с .-первым входом второго регистра и входом второго элемента задержки, выход которого соединен с управляющим нхо!

1497722

15

25

50 дом первого оперативного запоминающего блока и входом третьего элемента задержки, выход которого соединен с вторым входом третьего элемента

ИЛИ и первым входом второго элемента

ИЛИ, выход третьего элемента ИЛИ соединен с вторым входом второго коммутатора, выход которого соединен с входом второго счетчика, первый выход которого соединен с адресным входол1 первого оперативного запоминающего блока, выход которого соединен с входом преобразователя кода и с вторым входом второго регистра, третий вход которого соединен с выходом первого триггера, выход второго регистра соединен с вторым входом сумматора, при этом первый выход четвертого блока переключателей соединен с управляющим входом третьего коммутатора, второй выход — с вторым входом второго элемента ИЛИ и третий выход подключен к управляющему входу второго коммутатора, выход третьего блока переключателей соединен с входом данных второго оперативного запоминающего блока и входом блока формирователей импульсов, выход которого псдключен поразрядно к входу четвертого элемента ИЛИ, выход которого соединен с управляющим входом второго оперативного запоминающего блока, первый выход третьего коммутатора соединен с адресным входом второго оперативного запоминающего блока и входом данных реверсивного счетчика, второй выход третьего коммутатора соединен с вторым входом первого счетчика, выход второго оперативного запоминающего блока подключен к второму входу умножителя, второй выход второго счетчика соединен с первыми входами первого и пятого триггеров и первым входом формирователя импульсов, выход которого соединен с входом третьего счетчика, первыми входами третьего триггера и третьего элемента И и третьим входом первого счетчика, второй вход первого триггера соединен с вторым выходом четвертого блока переключателей, первый выход третьего счетчика соединен с вторым входом третьего коммутатора, второй выход третьего счетчика соединен с вторым входом третьего триггера, выход которого подключен к вторым входам второго и третьего элементов И и к второму входу первого элемента ИЛИ, выход которого соединен с первым входом второго триггера, второй вход которого соединен с выходом второго элемента ИЛИ, выход четвертого триггера соединен с вторым входом четвертого элемента И, выход которого соединен с входом четвертого счетчика, выход которого подключен к управляющим входам четвертого и пятого коммутаторов, выход преобразователя кода соединен с первыми входал;и первого регистра и блока сравнения, второй вход первого регистра соединен с выходом второго элемента И, а третий вхоц — c выходом блока сравнения, выход преобразователя кода также соединен с входом четвертого коммутатора, выход которого сoåäèíåí с первым входом вычислителя и входом цифроаналогового преобразователя, выход первого регистра соединен с вторым входом блока сравнения и информационным входом пнтОго коммутатора, выход которого соединен с первым вхо LoM четвертого триггера и вторым входом пятого триггера, второй вход четвертого триггера соединен с выходол1 третьего элемента И, а выход пятого триггера подключен к вторым входам вычислителя и пятого элемента И, выход которого соединен с третьим входом вычислителя и третьим входом третьего элемента ИЛИ, а выход вычислителя соединен с вторым входом выходного масштабного преобразователя.

2. Генератор по п.1, о т л и— ч а ю шийся тем, что, с целью уменьшения времени формирования сигнала, в него введен пятый элемент

ИЛИ, входы которого поразрядно соединены с выходами второго оперативного запоминающего блока, а выход соединен с вторым входом формирователя импульсов.

1497722

Тирах 884

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ухгород, ул. Гагарина, 101

Редактор А.Маковская

Заказ 4455/54 Составитель А.Смирнов

Техред Л. Олийнык Корректор О.Ципле