Устройство для распределения команд процессорам

 

Изобретение относится к вычислительной технике и может быть использовано в мультипроцессорных вычислительных системах. Цель изобретения - расширение области применения устройства за счет одновременного обслуживания до М запросов (М - число каналов выдачи команд) с различными приоритетами. Устройство для распределения команд процессорам содержит регистр готовности, М блоков приоритета, М групп элементов И-НЕ, две группы элементов И, К шифраторов номера канала (К - число процессоров), М шифраторов номера процессора, К коммутаторов. Устройство позволяет присваивать поступающим на него запросам значения приоритетов от 1 до К в порядке уменьшения номеров процессоров и осуществлять одновременное обслуживание до М запросов процессоров с последовательно убывающими значениями приоритетов. 1 з.п. ф-лы, 1 ил.

СО1ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 С 06 F 9 46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfTHRM

ПРИ ГКНТ СССР (21) 4360213/24-24 (22) 08,0 1.88 (46) 07.09.89. Ьюл. Р - 33 (72) В.В.Есипов (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1124303, кл. С 06 F 9/46, 1983.

Авторское свидетельство СССР

1К 1111165, кл . G 06 F 9/46, 1983. (54) УСТРОЙСТВО ДПЧ РАСПРЕДЕЛЕНИЯ

КОМАНД ПРОЦЕССОРАМ (57) Изобретение относится к вычислительной технике и может быть использовано в мультипроцессорных вычислительных системах, Цель изобретения расширение области применения устройства за счет одновременного обслужиИзобретение относится к вычислительной технике и может быть использовано в мультипроцессорных вычислительных системах.

Цель изобретения — расширение области применения устройства за счет одновременного обслуживания цо М запросов (М - число каналов выдачи команд) с различными приоритетами.

На чертеже представлена структурная схема устройства, Устройство содержит регистр 1 готонности, блоки 2 приоритета, группы элементов И 3 и 4, группы элементов

И-НЕ 5, шифраторы 6 номера канала, шифраторы 7 номера процессора, коммутаторы 8, группы адресных выходов 9, выходы 1О признака выдачи команды, группы информационных выходов 11, выÄÄSUÄÄ 1506447 А 1I

2 вания до М запросов (M — число каналов выдачи команд) с различными приоритетами, Устройство для распределения команд процессорам содержит регистр готовности, М блоков приоритета, М групп элементов И-НЕ, две группы элементов If, К шифраторов номера канала (К вЂ” число процессоров), M шифраторов номера процессора, К коммутаторов. Устройство позволяет присваивать поступающим на него запросам значения приоритетов от 1 до K в порядке уменьшения номеров процессоров и осуществлять одновременное обслуживание до М запросов процессоров с последовательно убывающими значениями приоритетов. 1 з.п.ф-лы, 1 ил. ходы !2 признака получения команды, группы информационных входов 13, входы 14 запросов, входы 15 готовности, вход 16 синхронизации.

Блок 2 приоритета содержит элементы НЕ 17, элементы И-НЕ 18, выходы .19, входы 20, Устройство работает следующим образом.

Для получения команды от каждого процессора подается на соответствующий ему вход 14 устройства сигнал запроса в виде уровня логической "1".

От каждого канала выдачи команд на соответствующий вход 15 устройства поступает сигнал состояния канала в виде уровня логической "1", если на выходах канала имеется команда, или

150644

3 логического "0, если команда отсутствует.

Положительным фронтом импульса синхронизации, поступающего на вход

16 устройства, производится запись сигналов запросов процессоров и сигналов состояний каналов на регистр готовности. С выходов данного регистра сигналы запросов поступают на вто- 10 рые входы соответствующих элементов

И-HE 5 K oA ii, H H i состояний каналов посту ают на первые входы каждого элемента И-HE 5 соответствующих групп. 15

Инвертированные сигналы запросов появляются на выходах только тех элементов И-HE 5 какой-либо группы, у которых на первые входы и выходы, подключенные к выходам блоков 2 прио- .щ0 ритета с меньшими, чем у рассматриваемой группы, номерами, поступают сигналы в виде уровня логической "1".

Это имеет место только при условии наличия команды на выходах канала, „?5 соответствующего рассматриваемой группе, и отсутствия удовлетворения запросов соответствующих данным элементам И-НЕ 5 процессоров каналами с меньшими, чем у рассматриваемой iруп- 0 пы номерами, С выходов элементов И-НЕ 5 инвертированные сигналы запросов поступают на подключенные к ним входы 20 блока

2 приоритета и приходят далее на сое35 диненные с ними входы элементов HE 17 эа исключением инвертированного сигнала запроса 1-го процессора, и входы элементов И-HE 18, за исключением инвертированного сигнала запроса и-го

40 процессора.

Поступив на входы элементов И-HE о

18, инвертированный сигнал запроса какого-либо процессора блокирует прохождение через них сигналов запросов всех остальных процессоров с больши45 ми, чем у рассматриваемого процессора, номерами, которые поступают с выходов элементов НЕ 17 на подключенные к ним первые входы данных элементов И-НЕ 18. Сигнал запроса 1-ro про- 50 цессора никогда не блокируется и поступает инвертированным на 1-й выход

19 блока приоритета не с выхода элемента И-HE 18, как сигналы запросов

55 остальных процессоров, а непосредственно с 1-го входа 20. Поэтому из всех поступивших на входы 20 блока приоритета инвертированных сигналов

4 запросов только один,принадлежащий процессору с наименьим номером, появляется на соответствующем его выходе 19.

С данного выхода 19 блока приоритета инвертHpoBdHHblH сигнал запроса поступает на подключенные к нему вход шифратора 6 номера канала, вход шифратора 7 номера процессора, вход элемента И 3 первой группы, вход элемента И 4 второй группы и входы элементс в И-НЬ 5 всех остальных групп с большими, чем у рассматриваемой группы, номерами. Поступая на входы элементов И-НЕ 5, сигнал блокирует прохождение через них сигнала запроса от того же процессора и обеспечиB,ëåò тем самым однозначное соответствие между каналом, выдающим команду, и приниьййщим ее процессором. Пройдя шифратор 6 номера канала и шифратор

7 номера процессор», инвертированный сигнал запроса появляется на их выходах соответственно в виде кода номера канала и в виде кода номера процессора, Поступая на входы указанных вь.ше элементов И, инвертированный сигнал запроса всегда появляется на их выходах.

С выхода элемента И 4 второй группы инвертированный сигнал запроса поступает на подключенный к нему выход

10 признака выдачи команды устройства, а код номера процессора с выходов шифратора 7 номера процессора приходит на соединенные с ним адресные выходы 9 соответствующей каналу группы устройства.

С выхода элемента И 3 первой группы инвертированный сигнал запроса поступает на подключенный к нему выход 12 признака получения команды устройства, а код номера канала с выходов шифратора 6 номера канала приходит на соединенные с ними адресные входы коммутатора 8, переключая его на прием команды с выходов соответствующего рассматриваемой группе элементов И-HE 5 канала. Данная команда поступает на информационные входы 13 соответствующей каналу группы устройства и подключенные к ним информационные входы укаэанного выше коммутатора 8. Далее команда проходит через этот коммутатор и появляется на его выходах и связанных с ними информационных выходах 11 соответствующей процессору гоуппы устройства

1506447

С данной группы информационных выходов 11 устройства команда поступает на соединенные с ними входы процессора и записывается на его регистр при получении процессором сигнала н

5 ниде уровня логического п0 с выхода

12 устройства. Этот сигнал нызывает также сброс текущего, уже удовлетворенного запроса процессора к моменту прихода следующего импульса синхронизации на вход 16 устройства.

Код номера процессора, получившего команду, который поступает с адресных ныходов 9 рассматриваемой 15 группы ус гройства, используется при приеме результата выполнения команды от данного процессора.

Формул а изобретения

1. Устройство для распределения команд процессорам, содержащее регистр готовности, блок приоритета и дне группы элементов И, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет одновременного обслуживания до ш запросов (m — ксличестно каналов выдачи команд) с различными приоритетами, устройство содержит дополнительно m-1 блоков приоритета, ш групп по и элементов И-НЕ (п — количество обслуживаемых устройством процессоров), и шифраторов номера канала, m шифраторов номера процессора, и коммутаторов,,причем i-й вход

j-ro блока приоритета (i=1,2,...,п;

j= 1 2,...,m) подключен к выходу i-ro элемента И-НЕ j-й группы, первый вход которого соединен с выходом (n+j) -го разряда регистра готовности, второй вход i-ro элемента И-НЕ j-й группы подключен к выходу i-го разряда регистра готовности, j-1 оставшихся входов i-ro элемента И-HE j-й группы подключены к i-M выходам соответственно 1-го, 2-ro, ..., (j-1) -го блоприоритета, i-й выход j-ого блока приоритета соединен с j-м входом i-го шифратора номера какала, j ì входом

i го элемента И первой группы, i-м входом „ -го элемента И второй группы и i-м входом 1-го шифратора номера процессора, выходы которсго подключены к одноименным адресным выходам

j-й группы устройства, выход j-ro элемента И второй группы соединен с

j ì выходом признака выдачи команды устройства, выходы i-го шифратора номера канала подключены к одноименным адресным входам i-го коммутатора, выходы которого соединены с одноименными информационными ныходами 1-й

-.ðóïïû устройства, выход i-го элемента И перной группы подключен к

i-му выходу признака получения коман20 ды устройства, информационные входы

j -й группы i-го коммутатора соединены с одноименными информационными входами j --й группы устройства, информационные входы 1-го, 2-го,...,n-го

25 разрядов регистра готовности подключены к соотнетствующим входам запросов устройства, информационные входы (и+1)-ro, (n+2) -го,.. °,(и+ш) -го разрядов регистра готовности подключены к соответстнующим входам готовности устройства, вход синхронизации регистра готовности подключен к входу синхронизации устройства.

2. Устройство по п. 1, о т л и

35 ч а ющ е е с я тем, что блок приоритета содержит и-1 элементов НЕ и и-1 элементов И-НЕ, причем первый вход блока приоритета соединен с первым выходом блока приоритета, выход

i-ro элемента И-НЕ (i=1,2,...п-1) является (i+1) -м выходом блока приоритета, первый вход i-ro элемента И-HE соединен с выходом i-го элемента НЕ, 45 вход которого является (i+1) ì входом блока приоритета, i останаихся входов i-го элемента И-НЕ соединены соответственно с 1-м, 2-м, ...,i-м входами блока приоритета.

150644 1

Составитель М.Сорочан

Редактор В.Петраш Техред А.Кравчук Корректор О.Кравцова

Заказ 5439/50 Тирык 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям прн ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101