Устройство для приема и передачи данных в дуплексном режиме
Изобретение относится к технике связи. Цель изобретения - повышение достоверности приема при обмене цифровой информацией по последовательным каналам в дуплексном режиме. Устройство содержит тактовый генератор 1, усилитель 2, фильтр 3 нижних частот, формирователь 4 прямоугольных импульсов, счетчик 5 числа принятых бит, дешифратор 6 числа принятых бит, триггер 8 "буфер заполнен", блоки 10,16,17 и 28 задержки - счетчик 11 тактовых импульсов, дешифратор 12 длительности входных импульсов, RS - триггер 13 значения бита, RS - триггер 14 синхронизации, регистры 19 и 24 сдвига, блок 21 потребления информации, источник 23 информации, делитель 25 частоты, мультиплексор 26, элемент И 27, счетчик 29 числа переданных бит, дешифратор 30 числа переданных бит, D - триггер 31 формирования импульса синхронизации, формирователь 34 коротких импульсов и линии 35 и 36 связи. Цель достигается введением RS - триггеров 7 и 15, элемента ИЛИ 9, блока 18 задержки, D - триггеров 20 и 33, элемента И 22 и мультиплексора 32. 2 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (511 4 Н 04 Е 25/40
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К ABTOPCHOMY СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
f (21) 4279097/24-09 (22) 06.07.87 (46) 07.09.89. Вюл. М 33 (71) Коми филиал АН СССР (72) А.И.Сурнин и А.И.Савельев (53) 681.325.5 (088.8) (56) Сурнин A.È., Савельев A.È. Расширение аппаратного и программного обеспечения микро-38М "Электроника60". — Серия препринтов сообщений
"Автоматизация научных исследований". — Сыктывкар, Коми филиал АН СССР, 1984, с. 6-10, рис. 3-. (54) УСТРОЙСТВО ДЛЯ ПРИЕМА И ПЕРЕДАЧИ ДАННЫХ В ДУПЛЕКСНОМ РЕЖИМЕ (57) Изобретение относится к технике связи. Цель изобретения — повышение достоверности приема при обмене цифровой информацией по последовательным каналам в дуплексном режиме. Устройство содержит тактовый генератор
1, усилитель 2, фильтр 3 нижних час„„Я0„„1506576 A 1
2 тот, формирователь 4 прямоугольных импульсов, счетчик 5 числа принятых бит, дешифратор 6 числа принятых бит, триггер 8 "Г>уфер заполнен", блоки 10, 16, 17 и 28 задержки, счетчик 11 тактовых импульсов, дешифратор 12 длительности входных импульсов, RS-триггер 13 значения бита, RS-триггер 14 синхронизации, регистры 19 и 24 сдвига, блок 21 потребления информации, источник
23 информации, делитель 25 частоты, мультиплексор 26, элемент И 27, счетчик 29 числа переданных бит, деши4 ратор 30 числа переданных бит, Dтриггер 31 формирования импульса синхронизации, формирователь 34 корот- Ж ких импульсов и линии 35 и 36 связи.
Цель достигается введением RS-триггеров 7 и 15, элемента ИЛИ 9, блока С
18 задержки, D-триггеров 20 и 33, элемента И 22 и мультиплексора 32.
2 ил.
1 5(ff) 576
Изобретение отн. сится к технике
C B Я Э».! И М О ж < т l! C l I < ): I B I O B Л т Ь С Я»д д) д! построении приемопередатчикон сигналов широтно — импу.lbcH()lf млнипу. »яции.
Целью изобрет(ния является повышение jff)c T()f На фиг. 1 приведена структурная эчектричс скля схеM;I устройства; на фиг. 2 — нрс мс ffltb»P.,<»илгрлммы, поясняющие его работу, Устройство г()держит »лктоный ге- 15 нерлтор 1, усилигель 2, фильтр 3 нижних частот, Qf)pMI»p()Bлтель 4 прямоугольных импульсон, счетчик 5 числа принятых бит, д< шифратор 6»ислл принятых бит, »»ерн»п! RS-триггер 7, 20 триггер 8 "Вуфер з«полнен", элемент ИПИ 9, четнеpT»ff» блок 10 задержки, счетчик 11 тлктоных импульсов, дешифраторр 1 - гд> fl<òе>ть I»() (1 и л ходных l»M»lуг» е1 сон, RS-apl»l гер 13 значения с<ита, 25 RS — тр и гер 14 синхронизации, второй RS-триггер 15, п(.рный 16, второй 17 и пятый 1Н бл lft тл)»<)») кки, »»ерд)е»»» регис rp 19 c;IBI»< л, второй 1>-тp»ггер 20 > блок 21 по»;)eh»I I PJI»I инфс рмлции, 30 второй элемент II 22, источи»»к 23 информл»дидд> нторой регистр 24 сдвиг л, делитель 25 члс f()òM, г»еpf.ый мультиплексор 2Г>, первый )пемент И 27, третий блок, " задержки, счетчик - . 15 числа перед(и»ных б»»т, дешифрзт )p ЗО числа перед:»»>»»»х бит, T)-триггер 31 формирования <»мпу:»ьсл синхронизлц»»и, нторой мульти»» tpf (() p 32, IlepBt 0триггер 33, формирователь 34 коротких импульсов > пернля 35 и нторля 36 линии сняли„ Устройство:д>»я приема и передачи данных н дуплекс.ном режиме работаетт cJ»e JI>>)I Делитель 23 част )ты делит частоту тлктоного 1 енераторл 1 и формирует четыре последовательности l»M " пульсон разной д 55 наличии передаваемой информации нл фиг ° 2(а), л при отгу fc.fBI» — нл фиг. 2(б). (: <»>м)шью формиронлте:»я 34 корот ких IIM»tyftf < н tt(< элгд»»е!) фронту клждогo HMI»vJ»h(л про<»сходи» сброс счетчиков делителя 25 частоты для получения имгдульсон со скнаж»достью 1/2, Данные от источника 23 информации записываются н плраJIJIpJIE, ном коде н регистр 24. Стрс)г сопровождения данных устанавливает н нуль счетчик 29. Очередным перепадом (задним фронтом)импульса с выхода мультиплексора 26 триггер 31 устанавливается н состояние, рлчре»»даю<цее, чере 3 элемент И 27, выполнение сдвига н регистре 24 и счет числа переданных бит счетчиком 29. Кроме того, на управляющих входах мульт!!»длект.оров 26 и 32 устанавлинлется значение сигнала, обеспечивающее формирование импульсов длительностью Т1 и Т2. ДаIee происходит сдвиг ffo каждому заднему фронту дтмпульсон с выхода мульг!»плексора 26 данных в регистре 24. В зависимости от значения очередного битл формируется импульс длительностью f1 или Т2. По окончании передачи происходит изменение значения сигнала на выходе дешифратора 30 (код, занесенный в счетчик 29, соотнетстиует числу переданаемых бит в кл)<(до! !доле данньгх) и установка триггера 31 в состояние, обеспечивающее пер дачу импульсов синхронизации. дли" те)дьностью ТЗ и Т4, прекращение сдвига информации в регистре 24 и c÷<тл числа импульсов счетчиком 29. Длительность импульсов синхронизации зависит от состояния Э-триггера 33. Информация в него записывается по каждому заднему фронту импульса с выхода мультиплексора 26 и зависит от г()тонности, к приему. Для продолже)шя передачи записывают новые данные из источника 23 информации в ред истр 24. Входной аналоговый сигнал из линии 35 связи через (входной) усилитель 2, фильтр 3 нижних частот и формирователь 4 прямоугольных импульсов поступает на блоки 5, 11 и 19. Имдтульс, поступающий на установочный вход счетчика 11, разрешает начать измерение его длительности путем подсчета импульсов с выхода тактового генератора 1. В зависимости от длительности входных импульсов, с помощью дешифратора 12 устанавливаются в триггеры 13-15. Если длительность имг<ульса Т4, то нсе триггеры устанонятся в "1", при T3 — триггеры 13 и 5 1506576 6 14, !»р»» T2 — триг гер 13. По заднему счетчик числа принятых бит и дешиф— фронту входного импульса происходит ратор числа принять»х б»»т последо1 сдвиг данных в регистре 19. Необхо- вательно соединенные тактовый генедимая задержка обеспечивается блоком ратор, счетчик тактовых импульсов и 16 з е жки О задержки. Одновременно происхо- 5 дешифратор длительности входных имдит счет числа принятых бит счетчи- пульсов, последовательно соединенные ком 5. Если принят хотя бы один бит, RS-триггер значения бита, первьп» то сигналом с выхода дешифратора 6 блок задержки и первый регистр сдви!! II устанавливается в 1 триггер 7, что г а, последовательно соединенные R Sll 11 10 означает Приемник занят . После триггер синхронизации и второй блок приема всего поля данных с известным задержки, последовательно соединенфиксированным числом бит устанавли- ные источник информации и второй ре11 1 11 в а е тс я в 1 триггер 8 . С помощью гис тр сдвига, последовательно со едиэлемента ИЛИ 9 формируется сигнал не н ные первый элемент И, счетчик II 11 К приему не готов для триггера 33, числа переданных бит, дешифратор чис! 1 II Сигнал Буфер заполнен с выхода ла переданных бит, D-триггер формитриггера 8 через блок 10 задержки рования импульса синхронизации и поступает. на вход регистра 19, эапре- третий блок задержки, последовательщая сдвиг в нем. Одновременно он пос- . но соединенные делитель частоты, пертупает в блок 21 потребителя инфор- вый мультиплексор и формирователь 20 мации. После считывания данных иэ коротких импульсов, а также триггер регистра 19 блок 21 устанавливает "Буфер заполнен" и четвертый блок I I 1l триггер 8 в 0 . При поступлении задержки, выход которого соединен с. импульсов синхронизации длительностью вторым входом первого регистра сдви- ТЗ или Т4 происходит сброс триггера га и с входом готовности блока потре11Л1! I I 11 7 в 0, установка в 0 счетчика 5 бителя информации, выход формироватепринятых бит, занесение значения сиг- ля прямоугольных импульсов цодключен нала готовности к приему из триггера к установочному входу счетчика так15 в триггер 20, Последнее происхо30 товых импульсов к первым входам 1 дит лишь при отсутствии сигнала на RS-триггеров значения бита и синхроустановочном входе D- pvrrepa 20 и ниэац!»и и к тактовому входу первого соответствует завершению передачи регистра сдвига, вход усилителя соеданных. Необходимая задержка сигна- динен с первой линией связи, выход лов синхронизации обеспечивается бло- строба сопровождения данных источками 17 и 18 задержки. С помощью ° 3B ника информации подключен к второму элемента И 22 формируется сигнал "К входу второго регистра сдвига и к II передаче готов, поступающий на вход установочному входу счетчика числа источника 23 информации для занесе- переданных бит, выход тактового гения в регистр 24 новых данных в па- нератора соединен с входом делителя .раллельном коде. После окончания вход- частоты, выход первого мультиплексо 40 ного импульса (so время паузы) про- ра подключен к второй линии связи, исходит сброс триггеров 13-15 и к тактовому входу D-триггера формипрекращение счета счетчиком 11 B pe- Рования импУльса синхронизации и к эультате источник 23 информации осу первому входу первого элемента И, ществляет занесение данных в регистр 45 выход формирователя коротких импуль24 для передачи при одновременном сов соединен с установочным входом наличии сигнала завершения передачи делителя чАстоты, выход третьего с выхода дешифратора 30 и сигнала блока задержки подключен к второму "К приему готов с выхода тригге- входу первого элемента И, выход кора 20. 50 торого соединен с тактовым входом второго регистра сдвига, выход второго блока задержки подключен к вхоФ о р м у л а и э о б р е т е н и я ду установки счетчика числа принятых бит, первый и второй выходы дешифраУстроиство для приема и передачи 55 тора длительности входных импульсой данных в дуплексном режиме, содержа- соединены с вторыми входами соответщее последовательно соединенные уси- ственно RS-триггера значения бита и литель, фильтр нижних частот, форми- RS-триггера синхронизации à D-вход ! рователь прямоугольных импульсов, D-триггера формирования импульса 1506576 0инхоои м ту.па Ьр лвоваоо Оиа нония сиекллг уопзвчог и Гпупла uuptp«aqunuubn sump вара (datum) 0имхроииуиоо в .;в ащоржо она чаиил Г сиона ва znrwnunrmu к лрив .иу к а иi .ió Фиг. 2 Составитель И. Котиков Техред М.Ходанич Корректор О.Оипле Редактор Г.Гербер Заказ 5449/57 Тирах 626 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул . Проектная, 4 синхронизации заземлен, о т л и— ч а ю щ е е с я тем, что, с целью повышения достоверности приема при обмене цифровой информацией по пос5 ледовательным каналам в дуплексном режиме, введены последовательно соединенные первый RS-триггер, элемент ИЛИ, первый D-триггер и второй мультиплексор, выход которого подключен к первому управляющему входу первого мультиплексора, и последовательно соединенные второй RS-триггер, пятый блок задержки, второй D-триггер и второй элемент И, выход которого под- 15 ключен к входу готовности источника информации, первый и второй выходы дешифратора числа принятых бит соеди" иены с первыми входами соответственно первого RS-триггера и триггера 2п "Буфер заполнен", выход которого подключен к второму входу элемента ИПИ, и к входу четвертого блока задержки, выход второго блока задержки подключен к тактовому входу второго D-триг- 25 гера и к второму входу первого RSтриггера, выход первого регистра сдвига соединен с информационным входом блока потребителя информации, выход "Буфер сосчитан" которого подключен к второму входу триггера "Буфер заполнен", третий выход дешифратора длительности входных импульсов соединен с первым входом второго RS-триггера, выход формирователя прямоугольных импульсов подключен к второму входу второго RS-триггера, выход дешифратора числа переданных бит соединен с установочным входом второго D-триггера и с вторым входом второго элемента И, выход второго регистра сдвига подключен к второму входу второго мультиплексора, выход D-триггера формирования импульса синхронизации соединен с управляющим входом второго мультиплексора и с вторым управляющим входом первого мультиплексора, выход третьего блока задержки подключен к управляющему входу второго регистра сдвига, а выход первого мультиплексора соединен с тактовым входом первого D-триггера.
