Устройство для сопряжения эвм с магистралью

 

Изобретение относится к вычислительной технике и может быть использовано для сопряжения вычислительных машин с общей магистралью в многомашинной системе. Цель изобретения - увеличение быстродействия. Устройство содержит дешифратор 1 адреса, регистры 2 и 3 адреса и данных соответственно, арбитр 4 общей магистрали, триггер, элементы И, магистральные усилители, блок 20 прямого доступа к памяти, блок 21 управления, счетчики, дешифратор, генератор, формирователи импульсов, элементы ИЛИ. В устройстве регистр 2 адреса и один из счетчиков предназначены для формирования адреса для прямого доступа к памяти. Другой счетчик используется для подсчета количества слов переданной информации. Блок 20 предназначен для формирования сигналов прямого доступа к памяти. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК з0 ЯЯ22 (д11 4 G 06 Р 15/16, 13/36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ПОДТИ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬП ИЯМ

ПРИ ГКНТ СССР

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

1 (21) 4367289/24-24 (22) 25.01.88 (46) 15.09.89. Бип. 9 34 (72) А.Ю. Куконин, В.А. Богатырев, Л.Д. Данилова.и В.N. Гришин (53) 621. 325 (088. 8) (56) Смолев В.В. и др. Специализированные ЦВМ-М,: Высшая школа, 1981, с. 16 7-17 1.

Авторское свидетельство СССР

Р 1242970, кл. G 06 Р 13/00,1984.

2 (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ

С МАГИСТРАЛЬЮ (57) Изобретение относится к вычислительной технике и может быть использовано для сопряжения вычислительных машин с обшей магистралью в многомашинной системе. 1!ель изобретения — увеличение быстродействия.

Устройство содержит дешифратор 1 адреса, регистры 2 и 3 адреса и данных

3 1508227 4

50 соответственно, арбитр 4 общей магистЬ рали, триггер, элементы И, магистральные усилители, блок 20 прямого доступа к памяти, блок 21 управления, счетчики, дешифратор, генератор, формирователи импульсов, элементы ИЛИ. ,В устройстве регистр 2 адреса и один

Изобретение относится к вычислительной технике и может быть использо-15 вано для сопряжения вычислительных машин с общей магистралью в многошинной системе.

Цель изобретения — увеличение быстродействия устройства, 20

На фиг.! представлена структурная схема устройства; на фиг.2 —. схема блока прямого доступа; на фиг.3— схема блока управления; на фиг.4— структурная схема арбитра общей ма- 25 гистрали.

Устройство для сопряжения ЭВМ с магистралью содержит дешифратор 1 адреса, регистры 2 и 3 адреса и данных, арбитр 4 общей магистрали, 30 триггер 5, три элемента И 6-8, шесть магистральных усилителей 9-14, адресйый вход-выход 15, первый 16 и второй 17 информационные входы-выходы, вход-выход 18 занятости, вход-выход

19 синхронизации, блок 20 прямого доступа к памяти, блок 21 управления, два счетчика 22 и 23, триггеры

24-30, дешифратор 31, генератор 32 импульсов, четыре формирователя 33- 40

36 импульсов, элементы И 37 и 38, три блока 39-41 элементов И, четыре элемента ИЛИ 42-45, магистральные усилители 46 и 47, вход-выход 48 подтверждения, вход 49 синхрониза- 45 ции блока 21 управления, выход 50 выдачи адреса блока 21 управления, вход-выход 51 записи, выход 52 выборки, вход 53 сброса, выход 54 тре.бования прямого доступа, вход 55 предоставления прямого доступа, выход 56 чтения устройства, выход 57 чтения блока 21 управления, выходы

58 и 59 требования прерывания для чтения и записи, вход 60 запроса и выход 61 освобождения блока 20 пря" мого доступа, вход 62 блокировки, вход 63 управления, выход 64 выдачи данных блока 21 управления, вход 65 из счетчиков предназначены для формирования адреса для прямого доступа к памяти. Другой счетчик используется для подсчета количества слов переданной информации. Блок 20 предназначен для формирования сигналов прямого доступа к памяти, 4 ил. требования записи блока 21 управления и вход 66 требования чтения блока 21 управления, Блок 20 прямого доступа содержит два триггера 67 и 68 и формирователь

69 импульсов, причем вход сброса соединен с первыми входами сброса триггеров 67 и 68, вход запроса соединен с входом стробирования триггера 67 и входом запуска формирователя 69 импульсе в, вход предоставления прямого доступа соединен с вторым входом сброса .триггера 67 и входом стробирования триггера 68, выход требования прямого доступа соединен.с выхо-< дом первого триггера 67, а выход выборки — с выходом второго триггера

68, выход освобождения блока 20 подключен к выходу формирователя 69 импульсов и второму входу сброса второго триггера 68.

Блок 21 управления содержит счетчик 70, дешифратор 71, пять триггеров. 72-76, два элемента И 77 и 78, элемент ИЛИ ?9 и элемент НЕ 80, причем вход 49 синхронизации соединен с входом стробирования счетчика 70, вход 65 требования записи соединен с первым входом элемента И 77, а вход 52 выборки †с вторым входом элемента И 77 и первым входом элемента И 78, второй вход которого. является входом 62 блокировки блока, а третий — входом 66 требования чтения блока, вход 63 управления соединен с входом элемента НЕ 80, четвертым входом элемента И 78 и информационным входом триггера 75, вход 53 сброса подключен к первым входам сброса в "0" триггеров 72-76, выходы элементов И 77 и 78 подключены к первому и второму входам элемента ИЛИ 79 соот- ветственно, выход которого подключен к входу установки в "1" триггера

72, выход которого присоединен к входу установки счетчика 70, выходы ко- ется с адресного входа-выхода 15 с помощью дешифратора 1 адреса. Данные от процессора поступают на вход регистра 2 адреса по входу-выходу 16. Синхронизация записи в регистр 2 осуществляется импульсом на вход 51 записи. По этому импульсу на соответствующем выходе дешифратора 1 появляется импульс, по заднему фронту которого происходит запись данных о начальном адресе в регистр 2 и установка в ")" триггера 26. Таким образом, все устройства готовы принять информацию, ЭВМ-источник заносит требования передачи записью ")" в триггер 5 °

Запись осуществляется по адресу, задаваемому на входе-выходе )5, и синхронизируется импульсом на входевыходе 51 записи. По заднему фронту этого импульса в триггер 5 записывается "1" с входа-выхода 16. Сигнал с выхода триггера 5 поступает на вход 86 запроса арбитра 4 общей магистрали. Работа арбитра 4 синхронизируется импульсами тактовой частоты, поступающими на вход 84 синхронизации арбитра 4 с генератора 32. После разрешения всевозможных конфликтов и предоставления общей магистрали данному устройству на выходе 87 арбитра 4 появляется единичный потенциал, который поступает на вход-выход

18 занятости магистрали и блокирует работу всех арбитров 4 устройств системы. Потенциал с выхода 87 арбитра 4 поступает также íà D-вход триггера 30. По переднему фронту сигнала, поступавшего с выхода 87 арбитра

4, формирователь 38 импульсов формирует импульс прерывания, который передается по выходу 58 требования прерывания по чтению ЭВМ, получив этот сигнал, заносит новое значение в регистр 3 адреса и счетчик 23 слов.

Запись в счетчик 23 синхронизируется импульсом на входе-выходе 51 записи и производится по адресу, задаваемому на входе-выходе 15. По заднему фронту импульса на третьем выходе дешифратора 1 адреса триггер

27 переключается в состояние "1", инициируя появление высокого уровня сигнала последовательно на выходах элементов И 8 и ИЛИ 45. По переднему фронту этого сигнала на выходе

54 блока 20 появляется потенциал, появление которого останавливает

5 150822 торого подключены к входам дешифратора 71, выход элемента НЕ 80 соединен с третьим входом элемента И 77 и информационными входами триггеров

74 и 76, первый выход дешифратора 71 соединен с входом установки в "1" триггера 73, второй выход — с входом стробирования триггера 74, третий выход — с входами стробирования триг- 10 геров 75 и 76, четвертый выход — с вторыми входами сброса в "0" триггеров 75 и 76, пятый выход — с вторым входом сброса в "0" триггера 74, шестой выход — с входами стробирова- )5 ния триггеров 72 и 73, выход триггера 73 является выходом 50 выдачи адреса блока, выход триггера 74 — выходом 64 выдачи данных блока, выход триггера 75 — выходом 57 чтения бло- 20 ка, выход триггера 76 — выходом 51 з аписи блока.

Арбитр 4 общей магистрали содержит счетчик 8), регистр 82 и триггер 83, при этом вход 84 синхронизации подклю- 25 чен к входу стробирования счетчика

81, вход 85 установки — к входу установки счетчика 81, выходы регистра

82 соединены с информационными входами счетчика 81, вход 86 запроса сое- 30 динен с входом сброса в "0" триггера

83, вход стробирования которого подключен. к выходу переноса счетчика 81, а выход триггера 83 является выходом

87 арбитра.

Устройство работает следующим об— разом, Обмен информацией между парой

ЭВМ системы с использованием предлагаемого устройства происходит по общей 40 магистрали, которая содержит четыре линии: вход-выход 17 информации, входвыход 18 занятости, вход-выход 19 синхронизации, вход-выход 48 подтверждения. 45

Обмен информацией через общую магистраль начинается с начальной установки устройств, которая осуществляется подачей импульса на вход 53 сброса. По этому импульсу счетчик 22 50 адреса, триггеры 5,26,27 и 30 устанавливаются в нулевое состояние, а также осуществляется сброс блоков 20 и 21, на выходах которых появляются нулевые потенциалы. После сброса во 55 всех устройствах системы под управлением процессора происходит запись адреса памяти по приему информации в регистр 2 адреса. Регистр адресу1508227 работу процессора. Процессор выдает сигнал предоставления прямого доступа на вход 55. По этому импульсу снимается уровень с выхода 54 и выдается потенциал 1 на выход 52 выборки.

1! 11 5

Этот сигнал поступает на вход выборки блока 21 управления. По переднему фронту этого сигнала блок 21 управления, работа которого синхронизи- 10 руется импульсами тактовой частоты, йоступающими на вход 49 синхронизации, начинает вырабатывать сигналы цикла обращения к памяти ЭВМ. В первой фазе этого цикла происходит выдача адреса на вход-выход 15, задаваемого регистром 2 и счетчиком

22, Адрес выдается в течение всего цикла. Выдача осуществляется путем появления единичного потенциала на 20 выходе 50 выдачи адреса блока 21 управления, Чтение данных из памяти синхронизируется импульсом, поступающим на выход 56 чтения с выхода

50 чтения блока 21 управления через 25 элемент И 37, второй вход которого находится в состоянии "1", По зад-. нему, фронту этого имеульса происходит запись информации с входа-выхода 16 данных. в регистр 3„ переключе- 30 ние в "0" счетного триггера 24 и появление импульса на выходе формирователя 35. Импульс с выхода формирователя 35 поступает на вход-выход 19 синхронизации через магистральный усилитель 13. Информация с первой группы выходов регистра 3 данных поступает на вход-выход 16, На приемной стороне информация с входа-выхода 17 поступает на вто- 40 рую группу входов регистра 3.

Регистр 3 данных условно разбит на две части, Первая часть регистра доступна по записи с входа-выхода

16, а вторая с входа-выхода 17. Соответственно чтение из регистра происходит на входы-выходы 17 и 16.

По заднему фронту импульса синхронизации, поступающему с входа-выхода

19 происходит запись информации в регистр 3 с второй группы входов и переключение в "1" счетного триггера 25. Информация с второй групны выходов регистра 3 данных поступает на входы дещифратора 31. Первым словом по общей магистрали должна передаваться адресная информация. Если устройство адресуемо, то на выходе дешифратора 31.появляется единичный потенциал, который поступает на Dвход триггера 28. Импульс входа-выхода 19 поступает на С-вход триггера 20, П-вход которого находится в состоянии "1", По заднему фронту этого импульса на выходе триггера 29 появляется перепад, по которому состояние дешифратора 31 адреса переписывается в триггер 28, характеризующий адресуемости устройства ° Время переключения триггера 29 больше времени записи в регистр 3. Таким образом на вход-выход 48 подтверждения выставляется потенциал "1" с выхо-! да элемента И 6 через магистральный усилитель 46 ° Потенциал с выхода триггера 28 через элементы И 7 и

ИЛИ 45 поступает на вход 60 запроса блока 20. прямого доступа, По переднему фронту этого импульса на выходе 54 требования прямого доступа появляется потенциал, по которому процессор останавливает свою работу и выдает импульс подтверждения на вход 55, по которому снимаегся сигнал с выхода 54 и выставляется потенциал на выход 52 выборки. Таким образ ом, приемник пер еходит в режим прямого доступа.

Выработку сигналов цикла обращения к памяти осуществляет блок 21 управления. Адрес ячейки памяти, определяемый значением регистра 2 и счетчика 22, передается в ЭВМ под управлением сигнала íà выходе 50 блока 21 управления и держится на входе-выходе 15 в течение всего цикла. Во второй фазе цикла сигналом на выходе 64 выдачи данных блока 21 управления появляется потенциал, под действием которого данные, находящиеся в регистре 3, выдаются на вход-выход 16. Выдача данных синхронизируется импульсом на входе-выходе 5 1 записи. По заднему фронту импульса на выходе 64 выдачи данных блока 21 управления пяоисходит установка в "0" триггера 25 устройстваприемника, тем самым снимается потенциал "1" с входа-выхода 48 подтверждения. Перепад из "1" в "0" на входе" выходе 48 инициирует переключение в

"1 " триггера 24 устройства-источника,. что служит сигналом передачи очередного слова. Таким образом, сигналом требования чтения на передающей стороне является фронт сигнала на входе 66 блока 21 управления, 1508227

)0 а на приемной стороне сигналом требования записи является фронт сигнала на входе 65 блока 21 управления. LIocтуп к ячейкам памяти осуществляется последовательно и определяется значениями регистра 2 адреса и счетчика 22. Значение счетчика 22 увеличивается на единицу по заднему фронту импульса на выходе 50 выдачи адреса блока 21 управления. По зацнему фронту этого же импульса уменьшается на единицу значение счетчика

23 слов ° В устройстве-источнике после обнуления этого счетчика на выходе переноса образуется импульс переноса, который устанавливает в "1" триггер 30, подавая низкий уровень на вход 62 блокировки блока 21 управления и останавливая его работу.

Как только последнее слово передаваемого массива принято в памяти приемника на выходе триггера 24 передатчика поя вля ет ся фронт сигнала, инициирующий появление импульса на 25 выходе формирователя 36 импульсов.

Этим импульсом обнуляется триггер 5, что влечет за собой появление "0" на выходе арбитра 4 и на входе-выходе

18 занятости магистрали, Уровень "0" 30

íа входе-выходе 18 влечет установку в "1" триггера 24 и сброс в "0" триггеров 25,28 и 29. Появление "0" в передатчике на выходе 97 арбитра

4 и на выходе триггера 28 в приемнике ведет к появлению Оп на входе

60 запроса блока 20 прямого доступа, что влечет за собой появление импульса на выходе 61, освобождая блок 20, по которому устанавливается в исходное состояние счетчик 22, сбрасываются в "0" триггеры 26,27 и 30. На выходе 52 выборки появляется нулевой потенциал, На приемной стороне переключение из "1" в "0"

45 триггера 28 влечет появление сигнала на выходе 59 прерывания по записи.

Процессор приемника записывает адрес в регистр 2 адреса. На передающей стороне процессор, выйдя из режима о ст анов а по прямому доступу з аписы50 вает адрес принимаемой информации в регистр 2.

Таким образом, устройства системы возвращаются в исходное состояние.

Блок 20 прямого доступа х памяти работает следующим образом. Сброс триггеров 67 и 68 осуществляется импульсом на входе 53 сброса. По этому сигналу триггеры 67 и 68 устанавливаются в "0". По переднему фронту импульса на входе 60 запроса происходит переключение E "! триггера 67, инициирующего выстаяление единичного потенциала на выход 54 требования прямого доступа. По импульсу на входе подтверждения прямого доступа происходит обнуление три-гера 68 и выставление "1" на выход 52 выборки, По снятии сигнала с входа 60 запроса на выходе формирователя 69 появляет ся импульс, обнуляющий триггер 68.

Этот импульс поступает также на выход 61 освобождения блока 20 прямого доступа, С выхода 52 выборки снимается потенциал "1".

Работа блока 21 управления начинается с начальной установки, которая осуществляется подачей импульса на вход 53 сброса. По этому импульсу происходит установка в "0" триггеров 72-76. Нулевой потенциал на выходе триггера 72 устанавливает счетчик 70 и блокирует его работу.

Работа счетчика синхронизируется импульсами, поступающими на вход 49 синхронизации. В начальныи момент времени на входе 66 требования чтения находится потенциал "1". На входе 62 блокировки находится потен àï "1". На остальных входах находятся "0". Блок 21 считывает информацию следующим образом.

При поступлении "1 на входах 63 н 52 на выходах элементов И 78 и

ИЛИ 79 последовательно появляется потенциал "1", который переключает в "1" триггер 72, разблокируя работу счетчика 7. На выходах дешифратора

7.1 начинают появляться импульсы. По первому импульсу происходит установка в "1" триггера 73, на выходе выдачи адреса 50 появляется единичный потенциал. По переднему фронту "ðåòüего импульса переключается в "1" триггер 75, íà D-входе которого находится "1" с входа 63. Четвертым импульсом снимается "1" с выхода триггера 75, снимается сигнал с выхода 57 чтения. По заднему фронту этого сигнала снимается потенциал

"1" с входа 66. По заднему фронту шестого импульса обнуляется триггер

73, снимая потенциал с выхода 50 выдачи адреса и переключается в "0" триггера 72. Счетчик 70 приводится

1508227

12 в исходное состояние. Очередной цикл чтения блок 21 вырабатывает при появлении "1" на входе 66. Окончание цикла прямого доступа начинается со снятия сигнала "1" с входа 62 блокировки. Затем происходит снятие сигналов с входов 63 и 52. На выходах

62 блокировки и 66 требования чтения появляются потенциалы "1". !

О

Блок 21 записывает информацию следующим образом.

На выходе элемента НЕ 80 находится потенциал "1". При поступлении единичных потенциалов на входы

65 и 52 на выходах элементов И 77 и ИЛИ 79 появляется потенциал "1", который переключает в "1" триггер

72 и разблокирует счетчик 70. На выходах дешифратора 71 начинают последовательно появляться импульсы.

По первоМу импульсу на выходе 50 выдачи адреса появляется единичный потенциал. По переднему фронту импульса на втором выходе дешифратора 25

71 переключается в "1" триггер 74, на D-входе которого находится 1 с !

1 выхода элемента НЕ 80. На выходе

64 выдачи данных появляется потенциал "1". По переднему фронту импуль- 30 са на третьем выходе дешифратора 71 триггер 76 переключается в единичное состоян и е, выставляя потенциал 111 на вход-выход 51 записи. В-вход триггера 76 находится в единичном состоянии, которое поступает с выхода элемента НЕ 80, Четвертым импульсом обнуляется триггер 76. Пятым импульсом снимается потенциал с выхода 64 выдачи данных, а шестым— сигнал с выхода 50 выдачи адреса.

По перепаду из "1" в "0" на выходе

64 снимается потенциал "1" на выходе 65. По заднему фронту импульса на шестом выходе дешифратора 71 про- 45 исходит обнуление триггера 72, что приводит к блокировке счетчика 70.

Продолжение работы блока 21 в режиме записи возможно при появлении

"1" на входе 65. В противном случае

11 11 происходит снятие потенциала 1 с входа 52 выборки.

Арбитр 4 работает следующим образом.

Если общая магистраль захвачена, на входе 85 установки арбитра 4 и соответственно счетчика 81 находится потенциал "1", блокирующий его работу. При освобождении общей магистрали счетчик 81 переходит в режим счета. Начальное значение счетчика задается с выхода регистра 82, представляющего собой набор "0" и "1" в зависимости от приоритета устройства, Чем выше приоритет, тем больше двоичное значение находится на выходе регистра 82. Запросы на захват общей магистрали поступают с входа

86 запроса на вход сброса в "0" триггера 83. При свободной общей магистрали на выходах переноса счетчиков

81 устройств системы последовательно появляются импульсы, которые поступают на вход стробирования триггера 83. В устройстве, которое обладает наивысшим приоритетом и выставило запрос на захват общей м агистрали, происходит установка в "1" триггера 83, выставляя потенциал занятости на входе-выходе 17. Сигнал с входа- выхода !7 блокирует работу счетчиков 81 всех устройств системы, устанавливая их в исходное состояние.

Такая реализация арбитра 4 исключает предоставление общей магистрали одновременно двум и более устройствами.

Ф о р м у л.а и з о б р е т е н и я

Устройство для сопряжения 3BN с магистралью, содержащее дешифратор адреса, регистры адреса и данных, арбитр общей магистрали, первый триггер, три элемента И, причем адресный вход-выход устройства соединен с информационным входом дешифратора адреса, первый и второй выходы которого соединены с входами стробирования первого триггера и регистра адреса соответственно, первый информационный вход-выход устройства соединен с разрядами первой группы информационного входа регистра данных, отличающееся тем, что, с целью увеличения быстродействия, в него введены блок прямого доступа памяти, блок управления, два счетчика, семь триггеров, дешифратор, генератор импульсов, два формирователя импульсов,, два элемента И> три блока элементов И и четыре элемента ИЛИ, выход первого элемента И соединен с входом-выходом подтверждения устройства, первый информационный вход-выход устройства соединен с информационными входами регистра адреса и первого

150822 7

14 счетчика и выходами элементов И первого блока элементов И, младший разряд первого информационного входавыхода устройства соединен с информационным входом первого триггера, 5 выход которого соединен с входом запроса арбитра общей магистрали, вход синхронизации которого соединен с входом синхронизации блока управле- 10 ния и выходом генератора импульсов, выход второго блока элементов И соединен с адресным входом-выходом устройства, выходы регистра адреса и второго счетчика соединены с первым входом второго блока элементов И, выход выдачи адреса блока управления соединен с вторым входом второго блока элементов И и входами стробирования первого и второго счетчиков, вход- 20 выход записи устройства соединен с управляющим входом дешифратора адреса и выходом записи блока управления, вход выборки которого соединен с первым. выходом блока прямого досту- 25 па к памяти и выходом выборки устройства, вход сброса устройства соединен с входами сброса блока прямого доступа к памяти, блока управления, второго счетчика и первыми входами 30 сброса в ноль с первого по четвертый триггеров, выход арбитра общей шины соединен с выходом требования преры. вания для чтения устройства, выход требования прямого доступа устройства соединен с вторым выходом блока прямого доступа к памяти, вход пре.доставления прямого доступа устройст. ва соединен с входом предоставления прямого доступа блока прямого досту- 40 па к памяти, выход второго элемента

И соединен с выходом чтения устройства, выход чтения блока управления соединен с входом второго элемен1 т а И и первого формирователя им- 45 пульсов и первыми входами первого и второго элементов ИЛИ, выход требования прерывания для записи устройства соединен с первым входом первого элемента И, второй выход дешифратора адреса соединен с входом стробирования второго триггера, третий выход дешифратора адреса соединен с входом установки в "1" первого триггера и входом стробирования третьего тригге- 55 ра, вход запроса блока прямого доступа к памяти соединен с выходом третьего элемента ИЛИ, первый и второй входы которого соединены с выходами третьего и четвертого элементов И соответственно, третий выход блока прямого доступа к памяти соединен с входом установки в "0" второго счетчика и вторыми входами сброса в "0 . с второго по четвертый триггеров, выход переноса первого счетчика соеди" нен с входом стробирования четвертого триггера, прямой выход которого соединен с первым входом пятого элемента И, второй вход которого соединен с выходом арбитра общей магистрали, первым входом четвертого элемента И и информационным входом чет" вертого триггера, инверсный выход которого соединен с входом блокировки блока управления, выход пятого элемента И соединен с входом второго формирователя импульсов, второй вход первого элемента ИЛИ соединен с входом-выходом подтверждения устройства, выход второго формирователя импульсов соединен с вторым входом сброса в "0" первого триггера, выход первого элемента соединен ход первого элемента ИЛИ соединен с входом стробирования пятого триггера, вход установки в "1" которого соединен с входом-выходом занятости устройства, входами сброса в "0" с шестого по восьмой триггеров и входом установки арбитра общей магистрали, выход которого подключен к входу-выходу занятости устройства, входу управления блока управления и первому входу третьего блока элементов И, выход которого соединен с вторым информационнь|м входом-выходом устройства, второй вход третьего блока элементов И соединен с первой группой выходов регистра данных, вторая группа выходов которого соединена с информационным входом дешифратора и первым входом первого блока элементов И, второй вход которого соединен с выходом выдачи данных блока управления и первым входом четвертого элемента ИЛИ, второй вход которо"

ro соединен с входом-выходом синхронизации устройства, вторым входом второго элемента ИЛИ и входом строби- рования восьмого триггера, выход которого соединен с входом стробирования седьмого триггера, выход которого соединен с первыми входами первого и третьего элементов И, выход четвертого элемента.ИЛИ соединен с входом стробирования шестого тригге16

1508227

15 фиа2

Составитель В.,Бородин

Редактор Л. Пчолинская Техред А. Кравчук Корректор С, Черни

3 аказ 5542 /5 1 Т.ираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5!! lt

Производственно-издательский комбинат Патент, r. Ужгород, ул. Гагарина, 101 ра, выход которого соединен с входом, требования записи блока управления и вторым входом первого элемента И, вторая группа информационных входов регистра данных соединена с вторым информационным входом-выходом устройства, вход стробирования регистра данных соединен с выходом второго элемента ИЛИ, выходы второго и треть. его триггеров соединены с вторыми входами третьего и четвертого элементов И соответственно, выход первого формирователя импульсов соединен с

5 входом-выходом синхронизации устройства, выход пятого триггера соединен с входом требования чтения блока управления и третьим входом пятого элемента И, выход дешифратора соединен !

О с информационным входом седьмого триггера.