Преобразователь последовательного кода в параллельный

 

Изобретение относится к вычислительной технике и может быть использовано в системах сбора и обработки информации с использованием преобразования биполярного последовательного кода в униполярный параллельный код. Цель изобретения - сокращение избыточности преобразователя. Преобразователь содержит контроллер 1, генератор 2 импульсов, каналы 3 преобразования, каждый из которых включает формирователи 4,5 импульсов, регистр 6 сдвига, преобразователь 7 кода, элементы 8-12 И, триггеры 13-16, дешифратор 17, счетчик 18, буферные регистры 19, 20, элемент 21 ИЛИ, инверторы 22-24, блок 25 инверторов, регистр 26 ввода, счетный регистр 27 и выходной регистр 28. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ . РЕСПУБЛИН @4 Н 03 М 9/00

OllHCAHNE ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМ

ПРИ ГКНТ СССР

1 (21) 4354861/24-24 (22) 04.01.88 (46) 23.09 ° 89. Бюл. 9 35 (72) В.И.Ковнир, P.Í.Èâàøèííèêîâ и В.А.Ходжаев (53) 681.325 (088.8) (56) Авторское свидетельство СССР

В 1231613, кл. Н 03 М 9/00, 1984.

Авторское свидетельство СССР

N 1418911, кл. Н 03 М 9/00, 1987. (54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ (57) Изобретение относится к вычислительной технике и может быть использовано в системах сбора и обработÄÄSUÄÄ 1510099 А1

2 ки с испольэованием преобразования биполярного последовательного кода в униполярный параллельный код. Цель изобретения — сокращение избыточности преобразователя. Преобразователь содержит контроллер 1, генератор 2 импульсов, каналы 3 преобразования, каждый из которых включает формирователи 4, 5 импульсов, регистр 6 сдвига, преобразователь 7 кода, элементы

И 8-12, триггеры 13-16, дешифратор

17, счетчик 18, буферные регистры

19, 20, элемент 21 ИЛИ, инверторы 2224, блок 25 инверторов, регистр 26 ввода, счетный регистр 27 и выходной регистр 28. 1 ил.

3 151009

Изобретение относится к области вычислительной техники и может быть использовано в системах сбора и обработки информации с использованием преобразования биполярного последовательно кода в униполярный параллель-. ный код.

Цель изобретения — сокращение избыточности преобразователя. 1О

На чертеже представлена функциональная схема преобразователя кода.

Преобразователь содержит контроллер 1, генератор 2 импульсов, каналы

3 преобразования, каждый иэ которых 15 содержит формирователи 4 и 5 импульсов, регистр 6 сдвига, преобразователь 7 кода, элементы И 8-12, триггеры 13-16, дешифратор 17, счетчик

18, буферные регистры 19 и 20, элемент ИЛИ 21, инверторы 22-24, блок

25 инверторов, регистр 26 ввода, счетный регистр 27 и выходной регистр 28.

Преобразователь работает следующим образом.

При включении питания запускается генератор 2 и импульсы начинают поступать на первые входы элементов

И8и 11.

В начальный момент при отсутствии биполярного кода на входе преобразователя, осуществляющего преобразова-, ние биполярного кода в униполярный, на обоих его выходах (синхронизации и данных) устанавливаются нулевые по"- 35 тенциалы. С выхода синхронизации преобразователя 7 нулевой потенциал поступает на первый вход элемента ИЛИ

21, на вход инвертора 22, с выхода которого потенциал, соответствующий 40 логической "1", устанавливается на входе S установки триггера 13. В случае отсутствия частоты с выхода синхронизации преобразователя 7 на входе формирователя 4 импульсов устанав- 45 ливается нулевой потенциал; а с выхода формирователя 4 импульсов потенциал, равный логической "1" поступает на второй вход элемента И 8, являясь при этом разрешающим для частоты, по- >О ступающей на первый вход элемента И

8 с генератора 2..Таким образом, импульсы поступают с.выхода элемента

И 8 на счетный вход триггера 13, при этом на прямой выход триггера 13 перезаписывается потенциал логического

"0", установленного на входе Р данных триггера 13. Указанный потенциал ус- . танавливается на входе S выбора режима регистра 6 сдвига. Частота с выхода элемента И 8 через элемент ИЛИ 21 поступает на счетный вход регистра 6.

Однако записи информации в регистр

6 не происходит, так как на входе вы-. бора режима все время установлен нулевой потенциал. При поступлении биполярного кода на шестой вход канала, конкретно на вход преобразователя 7, с его выхода синхронизации начинают поступать пачки по 32 импульса с паузами 4i где i — период частоты поступающих импульсов. Каждому импульсу соответствует 1 бит информации— логический "0" или логическая "1".

Первым же пришедшим импульсом.синхронизации, поступающим на вход Я триггера 13 с выхода инвертора 22, на прямом выходе триггера 13 уставливается уровень логической "1", который поступает на вход выбора режима регистра 6 сдвига. Этот же импульс запускает формирователь 4 импульсов, на выходе которого устанавливается потенциал логического "О", запрещающий прохождение частоты с первого входа элемента И 8 на его выход. На входе элемента ИЛИ 21, подключенном к выходу элемента И 8, устанавливается уровень логического "0". С другого входа элемента ИЛИ 21 на его выход проходит первый импульс синхронизации с выхода преобразователя 7 и поступает на счетный вход регистра 6 сдвига. Таким образом, по переднему фронту первого импульса синхрониза.,ии на входе выбора режима регистра о устанавливается логическая "1" и по мере поступления этого фронта на счетный вход регистра 6 последний устанавливается в исходное состояние для записи, т.е. первый выходной разряд регистра устанавливается в

"0", остальные тридцать один разряд— в состояние логической "1". По заднему фронту первого импульса синхронизации первый бит информации, поступающий с информационного выхода преобразователя 7 на вход D данных триггера 14, переписывается на его, триггера 14, выход. Таким образом, первым импульсом синхронизации первый бит информации записывается в триггер

14 и сбрасывается — устанавливается в исходное состояние регистр 6.

Положительным передним фронтом второго импульса синхронизации, поступающим на вход формирователя 4, 5 151009 последний перезапускается и на его выходе продолжает поддерживаться уровень логического "0", запрещающего прохождение частоты с входа элемента

И 8 íà его выход. Этим же положитель5 ным (передним) фронтом первый бит информации, записанный в триггере 14 и установленный на входе данных регистра 6 предыдущим импульсом син- 1g хронизации, записывается в первый разряд регистра 6. На втором выходном разряде регистра 6 при этом устанавливается логический "0". По отрицательному фронту второго импульса вто- 15 рой бит информации записывается в триггер 14 и устанавливается на входе D данных регистра 6. Подобным же образом третьим импульсом синхронизации запускается формирователь 4. у)

Положительным фронтом третьего импульса в регистр 6 записывается второй бит информации, а отрицательным фронтом в триггер 14 — третий бит информации. Тридцать вторым импульсом 25 в тридцать первом разряде регистра

6 устанавливается тридцать первый бит информации, и в триггер 14 записывается тридцать второй, последний бит. Далее следует пауза между пач- 30 ками импульсов биполярного кода, длительностью 42, где — период частоты синхронизации.

На входе формирователя 4 устанавливается нулевой потенциал, а с его выхода на вход элемента И 8 поступает

35 потенциал логической "1", разрешающий прохождение частоты его входа на выход.

Положительным фронтом первого им 40 пульса частоты, поступившей с выхода элемента И 8 на вход элемента ИЛИ

21.и с последнего на счетный вход регистра 6, тридцать второй бит информации, записанный в триггере 14, пе- 45 реписывается в регистр 6 и устанавливается на тридцать втором выходе регистра 6, тридцать третий разряд регистра устанавливается в "0". Отри- . ательным фронтом первого импульса, поступившего с выхода элемента И 8 на счетный вход С триггера 13, на выходе последнего устанавливается нулевой потенциал, записанный на вход D триггера 13. Нулевой потенциал с выхода триггера 13 поступает на вход S выбора режима регистра 6. Процесс пре-. .образования закончен. Информационное, тридцатидвухразрядное слово, посту9 6 пившее на информационный вход канала в биполярном коде, установлено на выходе регистра 6 в униполярном коде.

Непременйое условие работы схемы состоит в том, что частота генератора

2 должна быть таковой, что длительость импульсов, формируемых им, долна быть много меньше 47, где с — пеиод частоты синхронизации. Кроме тоо, длительность импульсов, формируеформирователем 4, должна быть ьше или равна таким образом, бы на выходе формирователя 4 при ичии частоты синхронизации все мя бып установлен потенциал, запрещающий в момент прохождения частоты синхронизации прохождение частоты. генератора 2 с входа элемента И 8 на е1 о выходы, т.е. формирователь 4 импульсов должен выделять паузу между информационными словами биполярного кода.

Таким образом, каждое тридцатидвухразрядное информационное слово, поступающее на шестой информационный вход канала, выставляется на выходе регистра 6 и устанавливается на входе регистра 28. При этом коде слово сопровождается импульсом синхронизации, который поступает с тридцать третьего выхода регистра 6. Передний фронт указанного импульса формируется после установки тридцать второго бита информации, задний фронт формируется после сброса регистра 6 по приходу первого импульса синхронизации, следующего за установленным, информационным словом. Первые восемь разрядов информационного слова дешифри уются с помощью двоично-десятичного дешифратора, собранного на регистре

26, элементе И 12, который представляет собой расширитель на 8, и блока

25 инверторов. Регистр 26 в соответствии с установленным на нем адресом формирует на группе входов элемента

И 12 уровень логической "1", В этом случае на выходе элемента И 12 формируется потенциал, который поступает на вход элемента И 9, разрешает прохождение с его другого входа импульса синхронизации на выход элемента

И 9 и далее на четный вход регистра

28. Таким образом, в регистр 28 записывается только то слово, адрес которого установлен на регистре 26.

С выхода регистра 28 данные устанавливаются на входе D данных буферного (510099

50 регистра 20. По мере поступления с четвертого входа канала команды считывания выход буферного регистра

20 подключается к входу контроллера

1 и данные из буферного регистра 20 переписываются в контроллер 1 ° По команде "Сброс", поступающей на первый вход канала с контроллера, регистр

27 и счетчик 18 устанавливаются в

"0". На инверсный выход триггера 15 указанной командой записывается уровень логической "1", а на прямой выход триггера 16 записывается уровень логического "0", установленного на входе D данных триггера 16. Команда

"СброС" предшествует команде "Пуск", по которой инверсный выход триггера

15 устанавливается в нулевой состояние. С инверсного выхода триггера 15 на вход элемента И 10 поступает потенциал, который разрешает прохождение импульса синхронизации, поступающего с выхода элемента И 9 на соответствующий вход элемента И 10.

Таким образом, на вход S установки триггера 16 поступает импульс с . выхода элемента И 10. На прямом выходе триггера 16 устанавливается потенциал логической "1", который, поступая на второй вход элемента И 11, разрешает прохождение частоты с его первого входа на выход. Частота на первый вход элемента И 11 поступает с выхода генератора 2. С выхода элемента И 11 импульсы поступают на вход регистра 27 и начинают накапливаться на нем. Таким образом, после поступления команды "Пуск" и установки на выходе регистра б первого после KoMBHpb! "Пуск" слова, адрес которого установлен на регистре 26, на регистре 27 начинается отсчет времени, а первый импульс синхронизации, запустивший счет, заносится в счетчик 18 с выхода инвертора 23. Второй импульс синхронизации, поступающий с регистра б после преобразования второго слова с тем же адресом, устанавливает на выходе счетчика 18 код двойки, который дешифрируется двоично-десятичным дешифратором 17. Перепад уровней с выхода дешифратора 17, соответствующий коду "2", через инвертор 24 поступает на вход формирователя 5. По этому перепаду уровней потенциала с выхода формирователя 5 формируется импульс, который, поступая на вход R триггера 16, устанавливает его прямой выход в нулевое состояние, и,поступая на вход К триггера 15, устанавливает его инверсный выход в единичное состояние. Потенциал с выхода триггера 15 поступает на вход элемента И 10 и запрещает дальнейшее прохождение импульсов синхронизации на выход элемента И 10.

Потенциал с выхода триггера 16 поступает на второй вход элемента И 11 и запрещает дальнейшее прохождение частоты на вход регистра 27. На выходе регистра 27 формируется код, соответствующий временному интервалу между двумя словами с одним адресом, установленным на регистре 26. Командой считывания, поступающей на третий вход канала с выхода контроллера 1, выход буферного регистра 19 подключается к входу контроллера и код временного интервала, установленный на входе данных 19, поступает с выхода буферного регистра 19 в контроллер 1.

Формула изобретения

Преобразователь последовательного кода в параллельный, содержащий контроллер, генератор импульсов и в каждом из каналов преобразования — преобразователь кода, первый выход которого соединен с входом первого формирователя импульсов, первый-третий элементы И, первый-четвертый триггеры, счетчик, выходы разрядов которого соединены с соответствующими входами дешифратора, элемент ИЛИ, первый и второй буферные регистры, регистр сдвига и счетный регистр, выход второго триггера соединен с вторым входом элемента И, выходы буферных регистров всех каналов соединены и объединены с входом контроллера, первый и второй выходы которого и выход генератора импульсов соединены соответственно с

R-входом счетного регистра, S-входом первого триггера и объединены первыми входами первого и второго элементов И каждого из каналов преобразования, входы преобразователей кодов каждого из каналов преобразования являются информационными входами преобразователя, отличающийся тем, что, с целью сокращения избыточности преобразователя, в него введены в каждом из каналов преобразова ния шина нулевого потенциала, инверторы, блок инверторов, второй форми-, Составитель С.Берестевич

Техред Л.Олийнык Корректор C.черни

Редактор Е.Папп

Заказ 5830/57 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно"издательский комбинат "Патент", r.ужгород, ул. Гагарина, 101

9 151009 рователь импульсов, выходной регистр, егистр ввода, четвертый и пятый элементы И, инверсный вход первого риггера соединен с первым входом третьего элемента И, выход которого

5 соединен с S-входом второго триггера и через первый инвертор — с первым входом счетчика, выход дешифратора через второй инвертор и второй форми- 1 рователь импульсов соединен с К-входами первого и второго триггеров, D-входы которых соединены с шиной нулевого потенциала, выход второго элемента И соединен с информационным входом счетного регистра, выход которого соединен с информационным входом первого буферного регистра, второй выход преобразователя кодов соединен с D-входом третьего триггера,20 выход которого соединен с D-входом регистра сдвига, первый выход которого соединен с первым входом четвертого элемента И, выход которого соединен с вторым входом третьего элемента И 25 и С-входом выходного регистра, выход которого соединен с информационным входом второго буферного регистра, С-вход третьего триггера, первый вход элемента ИЛИ и вход третьего инверто- Зф

9 10 ра объединены и подключены к первому выходу преобразователя кодов, выход первого формирователя импульсов соединен с вторым входом первого элемента

И, выход которого соединен с С-входом четвертого триггера и вторым входом элемента ИЛИ, выход которого соединен с С-входом регистра сдвига, вторые выходы которого соединены с D-входами второго регистра, первымн входами регистра ввода и через блок инверторов с вторыми входами регистра ввода, выходы которого соединены с соответствующими входами пятого элемента И, выход которого соединен с вторым входом четвертого элемента И, выход четвертого триггера соединен с S-входом регистра сдвига, Е-вход которого и

D-вход четвертого триггера соединены с шиной нулевого потенциала, второй вход счетчика и С-входы первого и второго триггеров каждого.из каналов преобразователя подключены к первому выходу контроллера, третий и четвертый выходы которого соединены с Rвходами соответственно первого и второго буферных регистров каждого из каналов преобразования.