Устройство для распределения заданий процессорам

 

Изобретение относится к вычислительной технике и может быть использовано в качестве аппаратного диспетчера программ, готовых к выполнению, для их распределения по процессорам многопроцессорной системы. Целью изобретения является повышение быстродействия. Устройство содержит шесть регистров, восемь счетчиков, восемнадцать элементов И, три мультиплексора, семь триггеров, десять элементов ИЛИ, две схемы сравнения, два дешифратора, пять групп элементов И, два элемента И-НЕ, три элемента ИЛМ-НЕ, два элемента И-ИЛИ, группу коммутаторов, узел приоритета, группу элементов ИЛИ, элемент задержки. В устройстве имеется возможность распределения конкретного задания на заданный процессор с параллельным просмотром очереди заданий и блокировкой распределения на этом процессоре заданий, допускающих исполнение на любом процессоре системы. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (11 4 С 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4387602/24-24 (22) 02„03.88 (46) 23.11,89. Бюл. 1 43 (72) С.Н.Ткаченко, И.А.Ручка, Г.Н,Тимонькин и В.С.Харченко (53) 68!.325(088.8) (56) Авторское свидетельство СССР

Р !290320, кл. G 06 F 9/46, 1985.

Авторское свидетельство СССР

В 1285474, кл. G 06 F 9/46, !985. (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАДАНИЙ ПРОЦЕССОРАМ (57) Изобретение относится к вычислительной технике и может быть использовано в качестве аппаратного диспетчера программ,, готовых к выполнению, для их распределения по процессорам многопроцессорной снсИзобретение относится к вычислительной технике и может быть использовано в качестве аппаратного диспетчера программ, готовых к выполнению, для их распределения по процессорам многопроцессорной системы.

Цель — повышение быстродействия °

На чертеже приведена структурная схема устройства.

Устройство содержит блоки и 2 памяти, регистры 3-8, счетчики 9-16, элементы И 17-34, сигнальный выход

35 устройства, группу кодовых входов

36 устройства, элементы ИЛИ 37-46, генератор 47 импульсов, сигнальный вход 48 устройства, триггеры 49-55, мультиплексоры 56-58, схемы 59-60

„„SU„„1524050 А 1

2 темы. Целью изобретения является повешение быстродеиствия, Устройство содержит шесть регистров, восемь счетчиков, восемнадцать элементов И, три мультиплексора, семь триггеров, десяIü элементов ИЛИ, две схемы сравнения, два дешифраropa, пять групп элементов И, два элемента И-НЕ, три элемента ИЛИ-НЕ, два элемента !

1-ИЛИ, группу коммутаторов, узел приоритета, группу элементов ИЛИ, элемент задержки. В устройстве имеется возможно=ть распределения конкретного задания на заданный процессор с параллсльным просмотром очереди заданий и блокировкой распределения на этом процессоре заданий, допускающих исполнение на любом процессоре системы. 1 ил.

Сд сравнения, дашифраторы 61 и 62, группы элементов И 63-67, группу кодовых входов 68 устройства, элементы И-НЕ

69-70, элементы ИЛИ-HE 71 н 72, зле мент НЕ 73, элементы И-ИЛ!1 74 и 75, группу коммутаторов 76, группу входов

77 готовности устройства, узел 78 приоритета, группу элементов ИЛИ 79, группу информационных выходов 80 устройства, группу кодовых выходов 81 устройства, вход 82 запуска устройства, вход 83 останова устройства,элементы 84-86 задержки.

Устройство работает следующим образом.

В начальном состоянии устройства регистры 3-8 и счетчики 9-16 имеют

i 524050 нулевое содержимое, триггеры 49-55 сброшены в нуль, блоки 1 и 2 памяти очищены (цепи перевода устройства в исходное состояние не показаны).При этом на выходе 35 устройства установлен единичный сигнал, разрешающий подачу на устройство кодов запроса на распределение, а на выходах 80 группы и выходах 81 нулевые уровни сигi:àëoв.

Перед началом работы устройства через входы 68 в счетчик 16 заносится код глубины просмотра очереди заданий на конкретный процессор системы.

Работа устройства начинается с приходом импульсного сигнала п ска на вход 82 устройства, но которому триггер 54 переводится в единичное состояние и высоким уровнем сигнала на своем прямом выходе разрешает работу генератора 47 импульсов.

Работа устройства состоит в приеме от источника запросов кода запро- 25 са на распределение задания, занесении запроса по признаку в одну из очередей и последующей выдачи по признаку на один из процессоров многопроцессорной системы. Параллельно с iëñ. 30 пределением заданий идет процесс упрежцающего просмотра на заданную глубину очереди заданий на конкретный процессор системы. В процессе просмотра формируются сигналы блокировки рас-35 пределения на выбранные процессоры, заданий из очереди заданий на любой процессор системы.

Прием запроса состоит в фиксации в приемном регистре 3 кода запроса с 40 последующим формированием условий для протекания операции занесения запроса в очередь. условием для поступления нового запроса в устройство является наличие высокого уровня сигнала на вы-45ходе 35 устройства, означающего„ что приемный регистр 3 свободен и есть место в очередях запросов. Источник запросов через входы 36 устройства заносит в приемный регистр 3 код запро- 0

50 са и выставляет на вход 48 устройства единичный сигнал, который по отрицательному фронту синхроимпульса запоминается в триггере 49. Перевод в единичное состояние триггера 49 вызывает появление на выходе 35 нулевого сигнала, получив который, источник запросов снимает единичный сигнал с входа 48 устройства. Сигналы с выходов /аэрядов регистра 3 поступают на одноименные входы элемента ИЛИ 37, который анализирует признак поступившего -. àëðîñà и совместно с элементами НЕ 73, И 18-21, ИЛИ 38 и 39 вырабатывает условия для перехода устройства по следующему синхроимпульсу к выполнению, соответствующей операции.

Е-ли, например, поступает запрос с заданием, требующим для своего исполнения конкретный прс цессор, тогда единичные уровни сигналов на прямом выходе триггера 49 и выходе элемента

ИЛИ 37 открывают для синхроимпульса элементы И "19 и И 21 и создают условия для перpхода в диничн0 . сi)i:тоя-ние триггера 50, соответствующего операции формирования очереди заданий на конкретный процессор системы.

Синхроимпульс поступает также через элемен ИЛИ 38 на синхрогход триггера

53 и проверяет наличие условий дл» совмещения операций.

По отрицательному фронту синхро— импульса триггер 50 переводится в единичное состояние и открывает элементь. И 24, И-НЕ 69, а также разрешает подачу на входы мльтиплексора

58 через мультиплексор 56 адреса верхней границы очереди заданий на конкретный процессор системы, отслеживаемого с помощью счетчика ll, Нулевой сигн,i.i на адресном входе мультиплексор l 58 разрешает прохождение на ад; есный вход блока 1 памяти информ ции с входов. Единичный сигнал с прямог,i выхода триггера 50 поступает также через лемент ИЛИ-HF. 71 на вход разрешения доступа блока памяти и создает условия для модификации очереди. Синхроимпульс проходит через элемент И-НЕ 69 и формирует команду "Запись", по которой в блоке 1 памяти запоминается содержимое регистра 3, а в счетчике 9 корректируется заполнение очереди. Следующий синхроимпульс проходит через элемент И 24 на счетный вход счетчика ll и корректирует верхнюю границу очереди. Этот сигнал через элемент ИЛИ 40 осуществляет сброс триггера 49 и очистку приемного регистра 3. По следующему синхроимпульсу срабатывается тригreр 50 и анализируется поступление новых запросов.

Прием и занесение запроса в очередь заданий на любой процессор сис4050

5 152 темы осуществляется аналогично, с той лишь разницей, что и блоке 2 памяти запоминается согержимое других разрядов регистра 3.

По мере накопления заданий в блоке

1 памяти в работу включается механизм упреждающего просмотра очереди. Суть которого заключается в том, что очередь просматривается на заданную глубину и формируются сигналы блокировки распределения на процессоры, требуемые выбранным заданиям, заданий из очереди заданий на любой процессор системы, Для запуска операции просмотра необходимо выполнение следующих условий: глубина просмотра не достигнута (на сигнальном выходе счетчика 16 единичный сигнал); текущая граница просмотра не достигла верхней границы очереди (нулевой сигнал на выходе схемы 59 срав— кения); текущее задание ожидает в регистре 8 освобождение требуемого процессора (нулевой сигнал нэ выходе элемента И 30).

В результате этого на выходе элемента И-ИЛИ 75 формируется единичный сигнал, который посгупэет i.:à информационный вход триггера 52 и по отрицательному фронту синхроиипульса пере водит его в единичное состояние (если на предыдущем такте новых заданий не поступило или поступило задание на любой процессор системы), соответствующее состоянию выборки задания из очереди. На выходе элемента И 22 формируется единичньп1 сигнал, ко горьп поступает на адресный вход w ëüòèïëåêcopa 58 и разрешает выдач T на адресный вход блока 1 памяти текущего адреса просмотра очереди, формируемого в счетчике 15. На выходе элемента

ИЛИ-НЕ 71 формируется нулевой сигнал, который поступает на вход разрешения доступа блока 1 памяти и разрешает работу с очередью заданий. По следующему синхроимпульсу на выходе элемента И 26 формируется единичньпr сигнал, по которому запрос с выходов блока 1 памяти заносится в регистр 4, По следующему синхроилпульсу нэ выходе элемента И-ИЛИ 74 формируется единичный сигнал, который поступает на счетный вход счетчика 15 и корректирует текущий адрес просмотра очереди, а также поступает через элемент

ИЛИ 46 на управляющий вход дешифратора 61. По этому сигналу на выходе дешифратора 62, соответствующем унитарному коду номера процессора, требуемого данному заданию, формируется единичный сигнал, который поступает на одноименный единичный вход разряда регистра 7 и устанавливает его в

11 я

1 . Сигнал с инверсного выхода данного разряда поступает на вход одноименного элемента И 65 группы и блокирует тем самым участие данного процессора в распределении заданий из очереди заданий на любой процес-!

5 сор системы. Сигнал с выхода элемента И-ИЛИ 74 поступает также на вычитающий вход счетчика 16 и ксрректируег достигнутую глубину просмотра очереди. По следующему синхроимпульсу

20 на выходе элемента И 34 формируется единичный сигнал, которьгй поступает на вход сброса регистра 4 и очищает его, после чего в устройстВе формируются условия,цля выполнения следую25 щей операции. для запуска операции выдачи задания из очереди необходимо вьпголнение следул щих условий: очередь не пуста (едпничпый сигнал на втором сигналь30 пои выходе счетчика 9 {103); свободен регистр выдачи задания (нулевой сигнал на выходе элемента ИЛИ 45 (42) ) .

При этом, выдача з аданпя пз очереди задания на любой процессор завершается зэ один такт, а для выдачи задания из очереди заданий на конкретный процессор требуется два такта работы устройства.

40 На первом такте осуществляется выборка задания в регистр 4, а на втором такте содержимое регистра 4 перезаписывается в регистр 8. При выполнении указанных условий на выходе элемента И-ИЛИ 75 (И 31) формиру«тся единичный сигнал, которьп поступает на информационный вход триггера 52 (53) и по отрицательному фронту синхроимпульса переводит его

5Q в единичное состояние (если на предыдущем такте в устройство не поступило новых запросов). Нулевые сигналы на адресных входах мультиплексоров 58 (57) и 56 разрешают подачу на адресный вход блока 1 (2) памяти адреса нижней границы очереди, формируемой в счетчике 13 (14).

На выходе элемента ИЛИ-ИЕ 71 (72) 1524050 формируется нулевой сигнал, который поступает на вход разрешения доступа блока 1 (2) памяти и разрешает работу с очередью заданий. По следующему синхроимпульсу на выходе элемента И

26 (27) формируется сигнал, по которому запрос с выходов блока 1 (2) памяти заносится в регистр 4 (5), Кроме того, для очереди заданий на любой процессор системы этот сигнал корректирует заполнение очереди. По следующему синхроимпульсу на выходе элемента И 28 (29) формируется единичный сигнал, который корректирует адрес границы очереди в счетчике 13 (14). По следующему синхроимпульсу триггер 52 (53) сбрасывается в исходное нулевое состояние. Для очереди заданий на любой процессор операция 20 выдачи задания из очереди на этом завершается и задание в регистре 3 ожидает распределения ему свободного процессора. Для очереди заданий ча конкретный процессор на следующем 25 такте осуществляется второй этал операции выдачи задания, условиями для которого являются наличие задания в регистре 4 (единичный сигнал на выходе элемента ИЛИ 41); регистр 8 гв 30 боден (нулевой сигнал на выходе :<емента ИЛИ 45).

В результате этого на выходе элемента И 30 формируется единпчный сигнал, который поступает на информационный вход триггера 55 и по отрицательному фронту синхроимпульса переводит его в единичное состояние (если на предыдущем такте не поступил новый запрос пли поступил запрос с 40 заданием на любой процессор). По следующему синхроимпульсу на выходе элемента И 23 формируется единичный сигнал, который поступает на сннхровход регистра 8 и заноспт в него информа- 45 цию с выхода регистра 4, Этот сигнал поступает гакже на счетный вход счетчика 16 и вычитающий вход счетчика 9, корректируя тем самым глубину просмотра очереди и ее заполнение.

Занесение в регистр 8 вызывает появление единичного сигнала на выходе элемента ИЛИ 45, который поступает на вход элемента И 34 и отпирает .его, По следующему синхроимпульсу на выхо- 55 де элемента И 34 формируется единичный сигнал, который поступает на вход сброса регистра 4 и очищает его, после чего в устройстве формируются условля для выполнения следующей операции.

Для запуска операции распределения заданий н» процессоры необходимо вылолценпе следующих условий: задание занесено в регистр выдачи 8 (5) (единичный сигнал на выходе элемента ИЛИ

45 (42)); требуемый процессор свободен (единичный сигнал на выходе соответствующего элемента И 63).

В результате этого формируется единичный сигнал на выходе элемента ИЛИ

49 (50). При этом единичный сигнал на выходе соответствующе о элемента И 63 (67) группы разрешает выдачу- на требуемый прс цессор через одноименный коммутатор /6 группы кода номера задания с выхода регистра 8 (5) ° По синхроимпульсу на выходе соответствующего элемента И 64 (66) группы формируется единичный сигнал, который ч .— рез одн >именный элемент ИЛИ 79 группы проходи" на сигнальный выход 80 и стробирует прием процессором кода номера задания с выхода 81 группы. устройство допускает выдачу на одном такте задании из обеих очередей, однаКо выдача задания из очереди заданий на конкретный процессор осушествляется задержанным (H3 элементе задержки 86) синхронм ульсом с целью устранить возможные колебания уровней сигналов на выходе узла приоритета, вызванные сГросом разряда регистра

7, После выдачи задания на процессор регистр 8 (5) очищается задержанным на элементе 84 (85) сигналом с выхода элемента И 32 (33), после чего в устройстве формируются условия для перехода к выполнению следующей операции.

В работе устройства соблюдается следующая приоритетность опе: операция приема запроса и постановки его в очередь; операция выборки за из очереди и передача его на распределение; операция упреждающего 1 ро .мотра очереди заданий íà KoH"кретный процессор системы.

Однако организация очередей позволяет совмещать в пределах одного такта такие операции, как, например, занесение запроса в очередь заданий на любой процессор системы и упреждающий просмотр очереди заданий на конкретный процессор системы или занесение запроса в очередь, заданий на конкретный процессор систеью и

1524050

I0 выдачу текущего задания из этой очереди, ожидавшего в регистре 8 освобождения требуемого процессора.

В дальнейшем устройство работает аналогично описанному.

5 формула изобретения

Устройство для распределения заданий процессорам, содержащее первый и второй блоки памяти, первый и второй регистры, первый и второй счетчики, первый дешифратор, первый элемент И, генератор тактовых импульсов, 15 первый мультиплексор, первый и второй элементы задержки, первый и Второй элементы ИЛИ, причем информационные выходы первого блока памяти соединены с информационными входами первого 20 регистра, выход переноса первого счетчика соединец с первым входом .пер— ного элемента И, о т л и ч я ю щ ее с я тем, что, с целью повышения быстродействия, оно содержит третий, четвертый, пятый и шестой регистры, третий, четвертый и пятый, шестой, седьмой и восьмой счетчики, с второГо по восемнадцатый элементы И, с третьего »о десятый элементы JIH, 30 цьрвый и второй элементы И-НЕ, первый

«торой элементы РЧИ-HI., с первого

lo седьмой триггеры, узсл гриорнтета, первую и вторую cxe ni сравнения, первый и второй элементы Л-ИЛИ, второй и 35 третий мультиплексоры, элемент НЕ, яретий элемент задержки, с первого по пятую группы элементов И, группу элементов ИЛИ, Второй дешифратор и группу коммутаторов, причем Выход пе- 40 реноса Второго счетчика соединен с вторым входом первого элемента И, нь. ход которого является сигнальным выходом устройства, первая группа кодовых входов устройства соединена с 45 группой информационных входов синхровходом Второго регистра, первая группа выходов которого соединена с входамп данных первого блока памяти, вторая и третья группы выходов перво- 50

Го регистра соединены соответственно с входами первого элемента ИЛИ и с входами данных второго блока памяти, Выходы которого соединены с информационными входами третьего регистра, 55 первый выход генератора тактовых импульсов соединен с первыми входами второго и третьего элементов И и синхровходом четвертого регистра, сигнальный вход устройства соединен, с информационным входом первого триггера, инверсный выход которого соединен с третьим входом первого и вторым входом второго элементов И, выход второго элемента И соединен с первыми входами второго и третьего элементов ИЛИ, прямой выход первого триггера соединен с вторым входом третьего элемента И, выход которого соединен с первыми входами четвертого и пятого элементов И и с синхровходами второго и третьего триггеров, выход четвертого элемента И соединен с вторым входом третьего элемента

ИЛИ, выход которого соединен с синхровходом четвертого триггера, выход пятого элемента И соединен с вторым вхс дом второго элемента ИЛИ, выход которого соединен с синхровходом пятого триггера, группа выходов третьего счетчика соединена с первой группой информационных входов первогo мультиплексора и с первой группой входов первой схемы сравнения, групп,1 выходов четвертого счетчика соединена с первой rpynrroA информационных Входов второго мультиплексора, группа BblxopoR которого соединена с адресными входамн второго блока памяти, группа выходов пятого счетчика соединена с второй группой информационных входов первого мультиплексора и с первой группой входов второй схемы срзвнения, группа выходов шестого счетчика соединена с второй группой информационных входов второго

>qльтиплексора, группа выходов первогс мультиплексора соединена с первой Группой информационных входов третьего мультиплексора, группа выходов которого соединена с адресными входами первого блока памяти, Группа выходов седьмого счетчика соединепа с второи группой информационных входов третьего мультиплексора и с вторыми группами входов первой и Второй схем сравнения, выходы первого дешифратора соединены с единичными входами разрядов пятого регистра, выходы второго дешифратора соединены с первыми входамн элементов И первой и второй групп, выход шестого элемента И соединен с адресным входом третьего мультиплексора, выход седьмого элемента И соединен с вычитяющим Входом первого счетчика, с суммирующим ВХОДОМ ВОсьмОГО

1524050

12 счетчика и синхровходом шестого регистра, прямой выход второго триггера соединен с адресным Входом первого мультиплексора и с первыми входами восьмого элемента И, первого элемента И-НЕ и первого элемента ИЛИ-НЕ, выход восьмого элемента И соединен со счетным входом третьего счетчика и первым входом четвертого элемента

ИЛИ, Выход первого элементе И-НЕ соединен с суммирующим входом первого счетчика и Вх< дом разрешения записи первого блока памяти, Выход первого элемента HJIH-HE соединен с входом разрешения доступа первогo блока IIBмяти, прямой выход тре rI era триггера соединен с адресным Входом второго мультиплексора и с первыми входами девятого элемента И, второго элемента И-НЕ и второго элемента ИЛИ-НЕ, Выход девятого элемента И соединен со счетным входом четвертого счетчика и вторым входом четвертою элемечта ИЛИ, выход которого соединен с нулевым в:содом первого триггера и

Входом сброса второго регистра, выход Второго элемента И вЂ” I1E соединен умьыру)оиим вхо;,оь1 торого сч тчик«и Входом разрешения записи второ-го блока памяти, выход Второго элемент» ИЛИ-ЧЕ соединен с входом разрешенин доступа второго блок» памяти, Выход лерього элемента ИЛИ соединен с Вторым Вхoдом питого элемента И, с информационным гходом второго триггера и с Входоь элемента НЕ, выxojJ, которого соединен с вторым Входом четвертого элемента И и информационным входом третьего триггера, Второй выход генератора тактовых импульсов соединен с первьпп, входами седьмого, десятого и диннадцатого элем нтов И и с вторыми входами перваго и второго элементов И-НЕ, третий

ВыхОд геператОра тактОвых импульсОВ соединен с Вторыми гходами восьмого и девятого элементов И, с первыми

Входами двенадцатого и трннадцатого элементов И и с первым входом первого .;лсмента И-ИЛИ,первая группа выходов первого регистра соединена с информациОнными Входами шестого регистра, Вторая группа выходов второго регистра соединена с входами пятого элемента ИЛИ и с входами первого дешифратора, выходы третьего регистра соединены с входами шестого элемента ИЛИ и первыми группами информационных вхоцов

55 коммутаторов группы, группа входов готовности устройства соединена с группой информационных входов четвертого регистра, выходы которого соедииены с вторыми входами соответствующих элементов И первой группы и первыми входами соответствующих элементов И третьей группы, выходы которых соединены с входами узла приоритета, выходы узла приоритета соединены с первыми входами соответствующих элементов И четвертой и пятой групп, прямои выход четвертого триггера соединен с первым входом шестого элемента И, с вторыми входами десятого элемента И, первого элемента ИЛИ-НЕ, первого элемента И-ИЛИ и с вторым прямым входом двенадцатого элемента

И, прямой выход пятого триггера соединен с вторыми входами второго элемента ИЛИ-НЕ, одиннадцатого и триннадцатого элементов И, выход десятоro элемента И соединен с синхровходом первого регистра, выход Одиннадцатого элемента И соединен с синхровходои третьего регистра и вычитающим входом второго счетчика, выходы элементов И первой группы соединены с первыми управляющими входами соответствующих коммутаторов группы и с соответствующими входами седьмого элемента ИЛИ, выходы элементов И второй группы соединены с нулевыми входаии соответствующих разрядов пятого регистра и первыми входами соответствующих элементов ИЛИ группы, выходы элементов И четвертой группы соединены соответственно с вторыми входаии элементов HJlH группы, выходы которых являются группой информационных выходов устройства, выходы элементов И пятой группы соединены с соответствующими входаии восьмого элемента ИЛИ и вторыми управляющими входами соответствующих коммутаторов группы, выходы которых являются группами кодовых выходов устройства, первая группа выходов шестого регистра соединена с входами второго дешифратора и входами девятого элемента ИЛИ, вторая группа выходов шестого регистра соединена с вторыми группами информационных входов коммутаторов группы, выход двенадцатого элемента И соединен со счетным входом пятого счетчика, с третьим входом первого элемента И-ИЛИ и с первым входом десятого элемента ИЛИ, выход тринадl3

1524050 цатого элемента И соединен со счетным входом шестого счетчика, вторая группа кодовых входов устройства сое динена с информационными входами и

5 синхровходом восьмого счетчика, выход равенства нулю которого соединен с первым прямым входом второго элемента И-ИЛИ, выход равенства нулю первого счетчика соединен с вторым 10 прямым входом второго элемента И-ИЛИ, вход запуска устройства соединен с единичным входом шестого триггера, вход останова устройства соединен с нулевым входом шестого триггера, пря- 15 мой выход которого соединен с управляющим входом генератора тактовых импульсов, первый выход которого соединен с синхровходом седьмого триггера, прямой выход которого соединен 20 с вторым прямым входом седьмого элемента И, выход пятого элемента ИЛИ соединен с прямым входом четырнадцатого элемента И, выход которого соединен с информационным входом седьмого триггера и с первым и вторым инверсными входами второго элемента

И-ИЛИ, выход шестого элемента ИЛИ соединен с инверсным входом пятнадцатого элемента И и с вторыми входами элементов И пятой группы, выход равенства нулю второго счетчика соединен с прялым входом пятнадцатого элемента И, выход которого соединен с информационным входом пятого триггера, выход седьмого элемента ИЛИ coe— динен с первым входом щЕстнадцатого элемента И, выход которого соединен с вторыми входами элементов И второй группы, и через первый элемент за- 40 держки с входом сброса шестого регистра, выход восьмого элемента ИЛИ соединен с первым входом семнадцатого элемента И, выход которого соединен с вторыми входами элементов И четвертой группы и через второй элемент задержки с входом сброса третьего регистра, выход девятого элемента;

ИЛИ соединен с инверсными входами седьмого, двенадцатого и четырнадцатого элементов И, с вторым входом шестого элемента И с первым входом восемнадцатого элемента И, с четвертым входом первого и третьим входом второго элементов HJIP. — È и с управляющим входом второго дешифратора, выход первой схелы сравнения соединен счетвертым инверсным входом второго элемента И-ИЛИ, выход которого соединен с информационным входом четвертого триггера, выход второй схемы сравнения соединен с пятым входом первого элемента И-ИЛИ выход которого соединен со счетным входом седьмого счетчика, с вычитающим входом восьмого счетчика и с вторым входом десятого элемента ИЛИ, выход которого соединен с управляющим входом первого дешифратора, четвертый выход генератора тактовых импульсов соединен с синхровыходом первого триггера, с нулевыми входами второго, третьего, четвертого, пятого и седьмого триггеров, с вторыми входами семнадцатого и восемнадцатого элементов И и через третий элемент задержкн с вторым входом шестнадцатого элемента И, выход восемнадцатого элемента И соединен с входом сброса первого регистра.

15!4050

i з, аСис r,1Вн i i-..i,,,, . ",, ° уеТехред Jl. Од:ы;: .;. н

E åäàt òîp Л. 3 7lt1 tt-tt.h

Корректор О.Кравцова

Заказ 7r144/50 Тцрат C.r 8:!оддс.сное

В111111!111 Го-i : нр. .. : нн: го ко rtт.:,:. I, . .;1.н н я 1 ti

l l r035, .Моек:, -. 15, } .:нн:. iit аС., д. 4/5

llронзв детненнi — нздлте:;t>c:-н "t н нон ат .1:. c . » I ", г.;огород, ул, Гагарина, 101