Устройство для измерения частоты гармонического сигнала

 

Изобретение относится к измерительной технике. Цель изобретения - повышение точности измерений, расширение функциональных возможностей. Преобразованный входной сигнал через аналого-цифровой преобразователь 2 и оперативное запоминающее устройство 3 поступает на блок 7 преобразования информации. Блок 1 управления формирует сигналы, поступающие на арифметический блок 16, состоящий из оперативного запоминающего устройства 9, синусного преобразователя 10, косинусного преобразователя 11, преобразователя 12 в дополнительный код, блока 13 умножения, блока 14 деления и сумматора 15, по сигналам с генератора 5 тактов, делителя 4 частоты и цифрового компаратора 17. Через селектор - мультиплексор 19 сигналы поступают в блок 18 регистрации. Хранение промежуточной информации осуществляется в регистрах 6 и 8. Блок 7 преобразования информации состоит из селектора - мультиплексора 20 и селектора - демультиплексора 21. 3 ил., 1 табл.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (111 ц11 4 С 01 R 23/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЙМ

ПРИ ГКНТ СССР

1 (21) 4266519/24-21 (22) 22.06.87 (46) 30.11.89. Бюл. К- 44 (72) М.Я.Минц, В.Н.Чинков, В.Н.Лисьев и Ю.А.Немшилов (53) 621. 317 (088.8) (56) Авторское свидетельство СССР и 920551, кл.,G 01 R 23/00, 1982.

Авторское свидетельство СССР

И 1241141, кл. G 01 R 23/00, 1986.

2 (54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ЧАСТОТЫ ГАРМОНИЧЕСКОГО СИГНАЛА (57) Изобретение относится к измерительной технике, Цель изобретения— повьппение точности измерений, расширение функциональных возможностей.

Преобразованный входной сигнал через аналого-цифровой преобразователь 2 и оперативное заноминакпцее устройство

1525607

)

1 3 поступает на блок 7 преобразования информации. Блок 1 управления формирует сигналы, поступающие на арифметический блок 16, состоящий из опера.тивного запоминающего устройства 9, синусного преобразователя 10, коси нусного преобразователя 11, преобразователя 12 в дополнительный код, блока 13 умножения, блока 14 деления и сумматора 15, по сигналам с гене1 ратора 5 тактов, делителя 4 частоты и цифрового компаратора 17. Через селектор-мультиплексор 19 сигналы поступают в блок 18 регистрации. Хранение промежуточной информации осуществляется в регистрах б и 8. Блок 7 преобразования информации состоит из селектора-мультиплексора 20 и селектора-демультиплексора 21. 3 ил,, 1 табл.

Изобретение относится к измерительной технике и предназначено для измерения частоты синусоидального сигнала гри наличии помех за время, меньшее периода измеряемого сигнала.

Целью изобретения является повышение точности измерений за счет уменьшения погрешности, вносимой помехами, т.е. за счет повышения помехозащищенности, а также расширение 25 функциональных возможностей.

На фиг.1 приведена блок-схема предлагаемого устройства для измерения частоты гармонического сигнала; на фиг.2 — функциональная схема блока управления; на фиг.3 — временные диаграммы, поясняющие работу устройства.

В таблице представлен вычислительный алгоритм.

Устройство для измерения частоты гармонического сигнала (фиг.1) содер,жит блок 1 управления, аналого-циф-, )1 ровой преобразователь (АЦП) 2, опера тивное запоминающее устройство (ОЗУ)

3, делитель 4 частоты, генератор 5 тактов, регистр 6, блок 7 преобразования информации, регистр 8, ОЗУ 9, синусный преобразователь (СП) 10, косинусный преобразователь (КП) 11, пре- 45 образователь 12 в дополнительный код (ПДК), блок 13 умножения, блок 14 деления, сумматор 15; оперативное запоминающее устройство 9, синусный преобразователь 10, косинусный преобразователь 11, преобразователь 12 в дополнительный код, блок 13 умножения, блок 14 деления и сумматор 15 образуют арифметический блок 16. Устрой ство для измерения частоты гармонического сигнала также содержит цифровой компаратор 17, блок 18 регистрации, селектор-мультиплексор 19; блок

7 преобразования информации выполнен на последовательно соединенных селекторе-мультиплексоре 20 и селекторедемультиплексоре 21.

Входы блока 7 являются входами селектора-мультиплексора 20, выходы блока 7 являются выходами селекторадемультиплексора 21, блок 7 содержит также управляющий вход, который соединен с управляющим входом селекторамультиплексора 20 и с управляющим входом селектора-демультиплексора 21.

Блок 1 управления (фиг.2) выполнен на формирователе 22, триггере 23, кнопке 24 "Сброс", формирователе 25, элементе 3И 26, элементе ИЛИ 27„ счетчике 28, триггере 29, элементе

2И 30, триггере 31, селекторе-мультиплексоре 32, элементе ЗИ 33, линии

34 задержки, элементе 2И 35, счетчике 36, дешифраторе 37, элементе ЗИ

38, элементе ИЛИ 39 и постоянном за" поминающем устройстве (ПЗУ) 40. Блок управления содержит также кнопку 41

"Пуск".

Выход генератора 5 тактов подключен к входу делителя 4 частоты, первый и второй выходы которого соединены с аналогичными входами блока 1 управления. Первый выход блока 1 управления подключен к второму входу (входу запуска) АЦП 2, первый вход которого (информационный вход) является входом устройства. Первый выход АЦП

2 (инфррмационный выход) соединен с аналогичным входом ОЗУ 3, a второй выход (сигнальный выход "Конец преобразования") подключен к второму входу (входу управления записью информации) ОЗУ 3. Третий вход ОЗУ (адресный вход) соединен с вторым выходом блока 1 управления и первым входом блока 7 преобразования информации, а выход подключен к второму входу бло1525607

55 ка 7. Третий, четвертый, пятый и шестой входы блока 7 преобразования информации — установочные и выведены на переднюю панель устройства. Восьмой вход блока 7 преобразования информации (управляющий вход) соединен с третьим выходом блока 1 управления, а первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы блока 7 преобразования информации подключены соответственно к входам ОЗУ 9, СП 10, КП 11, ПДК 12, первым входам блока 13 умножения, блока

14 деления, сумматора 15 и первому входу селектора-мультиплексора 19.

Выходы ОЗУ 9, СП 10, КП 11, ПДК 12, блоков 13 и 14, умножения и деления, сумматора 15 соединены соответственно с .вторым, третьим, четвертый, пятым, шестым, седьмым и восьмым входами селектора-мультиплексора 19.

Девятый вход селектора-мультиплексора 19 (управляющий вход) подключен к четвертому выходу блока I управления, пятый выход которого соединен с вторым входом (объединенным адресным и управляющим записью входами)

ОЗУ 9. Выход селектора-мультиплексора 19 подключен к входу блока 18 регистрации и первым входам регистров

6 и 8 и цифрового компаратора 17, второй вход которого является уста-. новочным и выведен на переднюю панель устройства для задания величины допуска, определяющего точность измерения частоты Q . Выход цифрового компаратора 17 соединен с третьим входом блока 1 управления, шестой и седьмой выходы которого подключены к вторым входам соответственно регистров 8 и 6. Выход регистра 8 соединен со вторыми входами блоков 13 и 14, умножения и деления и сумматора 15. Выход регистра б подключен к седьмому входу блока 7 преобразования информации.

Кнопкф "Пуск" блока 1 управления последовательно через формирователь

22 подключена к первому (единичному) входу триггера 23, второй вход которого (нулевой) соединен с первым выходом дешифратора 37. Выход триггера

23 подключен первым входам элементов

ЗИ 26 и 33, вторые входы которых являются первым и вторым входами блока

1 управления. Выход элемента ЗИ 26 является первым выходом блока,1 управления и одновременно соединен с

2С

50 первым входом элемента ИЛИ 27, у которого второй вход подключен к выходу элемента 2И 35 и первому входу . элемента ИЛИ 39. Выход. элемента ИЛИ

27 соединен с суммирующим входом счетчика 28, первый выход которого является вторым выходом блока 1 управления, Второй выход (выход переполнения — заема) счетчика 28 подключен к первому входу элемента 2И 30 и входу триггера 29, второй выход которого (инверсный выход) соединен с третьим входом элемента ЗИ 26. Первый выход (прямой выход) триггера 29 подключен к третьему входу элемента ЗИ

33 и второму входу элемента 2И 30.

Выход элемента 2И 30 соединен с первым входом триггера 31, второй (инверсный) выход которого подключен к первому входу элемента 2И 35. Первый (прямой) выход триггера 31 соединен с первым входом элемента ЗИ 38 и входом селектора-мультиплексора 32, на втором и третьем входах которого набраны коды начальной установки счетчика 36. Выход селектора-мультиплексора 32 подключен к первому входу (входу ввода дополнения} счетчика Зб, второй вход которого (счетный вход) соединен с выходом элемента ЗИ ЗЗ и входом линии 34 задержки, а третий вход (вход записи кода дополнения) подключен к выходу элемента ИЛИ 39. Выход счетчика 36 соединен с входом дешифратора 37 и входом ПЗУ 40, выход которого представляет шинч данных, разведенную .на третий, четвертый и совместно с выходом линии 34 задержки на пятый, шестой и седьмой выходы блока 1 управления. Второй выход дешифратора 37 подключен к второму входу элемента 2И 35, а третий выход соединен с вторыми входами триггера 31 и элемента ЗИ 38, третий вход которого является одноименным входом блока

1 управления. Выход элемента ЗИ 38 подключен к второму входу элемента

ИЛИ 39. Кнопка 24 "Сброс" последовательно через формирователь 25 соединена с установочными входами триггеров 23, 29 и. 31 и счетчиков 28 и 36.

Наличие двух выходов у делителя 4 частоты евязано с тем, что дискретизация входного сигнала .и обработка результатов измерений в устройстве осуществляется с различной тактовой частотой. Блок 7 преобразования ин1525607 формации предназначен для формирования необходимых тактов передачи данных. СП 10 и КП 11 собраны на основе постоянных запоминающих устройств, у которых адресный вход является вхо дом значений аргумента, а с выхода снимаются значения функции соответственно синуса и косинуса от этого ар- гумента. 1О

Устройство для измерения частоты ! гармонического сигнала работает следующим образом.

На подготовительном этапе на передней г.анели устройства устанавли-! ваются значения веЛичин Е,, D 53, N

Иц, определяющих точность и время. измерения. Затем нажатием кнопки 24

"Сброс" в блоке 1 управления устройство переводится в исходное состоя- 20 ние. При этом триггеры 23, 29 и 31 устанавливаются в нулевое состояние, а счетчики 28 и 36 обнуляются.

Третий, четвертый, пятый и шестой входы блока 7 преобразования информа- 25 ции и второй вход цифрового компаратора 17 — установочные и представля ют собой шины данных, которые выведены ка клавишные переключатели передней панели устройства. На этих пе- 30 реключателях набираются начальные значения следующих величин: С, — допуск, определяющий точность измере-. ния частоты у; Ян — начальное значение частоты, которое в общем случае приравнивается нулю," ЬЯ вЂ” дискретность изменения частоты И при вычислениях, И вЂ” количество отсчетов мгновенных значений исследуемого сигнала f(t); Π— код нуля, необходи- 40 мый для обнуления соответствующих ячеек ОЗУ 9. Значения величин 5 и

О са задают точность и время измерения параметров сигнала f(t) и определяются при конструкторской разра- 45 ботке или метрологической аттестации устройства.

Если известен диапазон частот, в котором находится частота И измеряемого сигнала f(t), то в устройство вводится начальное значение Qи этого диапазона частот, что также сокращает общее время измерения. B противном случае значение Як прирав= нивается нулю. Значения всех установочных величин, могут быть жестко установл".ны и не перестраиваться при измерениях, но для большей универсальности в предлагаемом устройстве предусмотрена возможность их изменения с передней панели в зависимости ст конкретных условий измерекия.

Второй и третий этапы — непосредственно измерительные. На втором этапе осуществляется измерение исследуемого сигнала f(t) в дискретных точках и запоминание кодов мгновенных значений сигнала f(t) в ОЗУ 3. На третьем этапе в устройстве производятся необходимые вычисления.

Рассмотрим работу устройства на втором этапе.

При нажатии кнопки "Пуск" в блоке

1 управления триггер 23 переводится в единичное состояние, которое .фиксируется дс конца тре" üåãî этапа.

Потенциалом с единичного выхода триггера 23 открывается элемент ЗИ 26.

С этого момента времени тактовые импульсы ст генератора 5 тактов через делитель 4 частоты и элемент ЗИ 26 начинают поступать ка первых выход блока " управления и через элемент

ИЛИ 27 на вход счетчика 28. Каждым из этих импульсов осуществляется, вопервых, запуск АЦП 2 и, во-вторых, изменение состояния счетчика 28 на единицу. Тем самым на информационном выходе AIIII 2 образуются коды мгновенных значений напряжения f(t), подаваемые на информационный вход ОЗУ 3, а счетчиком 28 осуществляется последовательная смена адреса ячейки памяти для записи кодов f, в ОЗУ 3. Запись кода й; производится пс сигналу "Конец преобразования", поступающему с соответствующего выхоца АЦП 2 ка вход записи ОЗУ 3. После выполнения N тактовпреобразования мгновенных значений.

f; в кодыи записиих в ОЗУ 3 на выходе счетчика 28 появляется импульс переполнения — заема, котсрьп"=., во-первых, производит запись кода "О" в счетчике 28, т.е. переводит его в исходное состояние и, во-вторых, переключает триггер 29 в единичное состояние. Переключение триггера 29 является признаком ококчакчя второго и начала третьего этапа работы устройства.

Третий этап работы устройства.

Переключение триггера 29 приводит к тому, что элемент ЗИ 26 закрывается, а элемент ЗИ 33 открывается. При этом тактовые импульсы ст делителя частоты, поступающие ка второй вход блока i управления, проходят через элемент ЗИ 33 ка вход счетчика 36

9 152 где они суммируются. Поступление каждого тактового импульса изменяет состояние счетчика 36, выходы которого подключены к адресным входам ПЗУ 40.

В свою очередь код командного слова, считываемый с ПЗУ 40 в каждом такте, соответствует строго определенному состоянию блока 7 преобразования информации, ОЗУ 9, селектора-мультидлексора 19 и регистров 6 и 8, что приводит к выполнению необходимой арифметической операции принятого алгоритма вычислений. Один из возможных вариантов вычислительного алгоритма приведен в таблице. Из этой программы видно, что, например, в первой ячейке ПЗУ 40 хранится командное слово, которое определяет передачу кода начального значения частоты Я с третьего входа блока 7 на вход ОЗУ 9 и последующую его запись в первую ячейку ОЗУ 9. Таким образом, с приходом каждого тактового импульса содержимое счетчика 36 увеличивается на единицу. При этом происходит последовательное считывание командных слов из ПЗУ 40. Каждое командное слово определяет выполняемую операцию в данном такте.

В каждом такте работы устройства с ПЗУ 40 считывается командное слово, в состав которого входит пять групп кодов. Первая группа кодов, которая подается на блок 7 преобразования информации, формирует необходимые тракты передачи данных типа заданный вход — заданный выход этого блока.

Вторая группа кодов, которая объединена с выходом линии 34 задержки подается на ОЗУ 9 и служит, во-первых, для выбора необходимой ячейки ОЗУ 9, It во-вторых, задает режим работы Запись или Считывание, и, в-третьих, стробирует запись информации в выбранную ячейку. Третья группа кодов аналогична первой и управляет работой селектора-мультиплексора 19. Четвертая и пятая группы кодов объединены с .выходом линии 34 задержки и предназначены для управления режимом и работы "Запись — считывание соответственно регистров 8 и 6 и стробирования записи информации в эти регистры.

5607

5

Вычислительный алгоритм включает в себя следующие операции.

В устройстве производится стробирование только записи информации в элементы памяти (ОЗУ 9 и регистры

6 и 8), причем стробирующий импульс задерживается относительно начала такта на элементе 34 задержки на время Т, достаточное для завершения переходных процессов в устройстве. На фиг.3 приведены следующие временные диаграммы: а — тактовых импульсов, б — открытого состояния блока 7 преобразования информации; в — формирования и хранения результата одним из вычислительных блоков; г — открытого состояния селектора-мультиплексора

19; д — тактовых импульсов с выхода линии задержки 34; е — моментов записи информации в элементы памяти (ОЗУ 9 и регистры 6 и 8) . Кроме этого, на фиг.3 выделены шесть временных меток t(ь tz в t> в t4 t t6 которыми обозначены соответственно начало очередного такта работы устройства, завершение предыдущего такта, срабатыBBíèå блока 7 преобразования информации и селектора-мультиплексора 19 в очередном такте, выполнение операции любым арифметическим блоком, запись информации в элементы памяти устройства, появление ложной информации на выходе арифметического блока, работающего в этом такте. Из.этих диаграмм видно, что общее время задержки Т складывается из задержки окончания предыдущего такта (t<-t<), задержки срабатывания блока 7 преобразования информации и селектора-мультиплексора 19 (t -t ), времени выполнения вычислительных огераций (t<-t>) и задержки, которая учитывает специфические особенности конструктивного исполнения устройства, например неидентичность срабатывания различных элементов и узлов. Таким образом, по приходу тактового импульса с линии

34 задержки, в элементы памяти устройства (ОЗУ 9 или регистры 6 и 8) производится запись результата вычисления в настоящем такте. Изменение информации в регистрах 6 и 8 приводит к появлению нового (неправильного) результата на выходе опрашиваемого вычислительного блока и его сохранение до момента времени t следующего такта. Однако, как видно из фиг.Зе, запись информации на этом интервале не производится, поэтому ложная информация в устройстве теряется.

11 152560

Первое — .четвертое командные слова соответствуют формированию начального значения кода частоты Q . Рассмотрим дополнительно выполнение тре5 тьей команды. Несмотря на то, что в этом случае содержимое регистра 8—

M подается одновременно на блоки 13 и 14 умножения, деления и сумматор

15, значение 6Q с четвертого входа 10 блока 7 преобразования информации поступает только на первый вход сумматора 15, а у селектора-мультиплексора 19 открыт седьмой вход. Поэтому на его выходе появляется код суммы g + 15

+ 5Q ° Так как импульсы записи на регистры 6 и 8 поступают через линию

34 задержки (фиг.Зе), то в данном, такте вначале вычисляется значение

И + ЬЯ, а затем оно записывается 20 в регистр б. Операции умножения и деления осуществляют аналогичным образом.

При BbHIoJIHpHHH пятой — девятой команд в ОЗУ 9 обнуляются пять ячеек, 25 начиная с четвертой. В этих ячейках в дальнейшем записываются коды сумм при интегрировании.

Десятая — семнадцатая команды соответствуют вычислению sin Я t; и 30

1 соз 63 t; с последующим запоминанием соответственно в третьей и второй ячейках ОЗУ 9. При этом код текущего времени t пропорционален (равен) номеру ячейки ОЗУ 3, из которой считывается мгновенное значение напряжения f; для этого момента времени.

Далее в программе можно выделить нять однотипных по содержанию участков, это участки 18-21, 22"26, 27-31, 32-36 и 37-41 команды (таблица). При выполнении этих фрагментов программы вычисляются квадраты и произведения величин cDs 03 t sin Q t;, &совИ1;, 2, Э

f; sinQt, и f; которые затем сум- 15 мируются с содержимым четвертой, пятой, шестой, седьмой и восьмой ячеек ОЗУ 9. При этом в указанных ячейках ОЗУ 9 по истечении N циклов образуются коды сумм 50 команд рассматриваемой программы.

Происходит это следующим образом

Первая комбинация, на которую настроен дешифратор, равна "41". По достижении счетчиком Зб кода "41", на втором выходе дешифратора 37 появляется управляющее воздействие.

Этим воздействием, во-первых, счетчик 28 переводится в следующее состояние, чем обеспечивается опрос следующей ячейки ОЗУ 3, во-вторых, в счетчик .36 записывается код "10", который установлен на втором входе селектора-мультиплексора 32.

В дальнейшем происходит циклическое повторение участка программы с

10-й по 41-ю команду с той лишь разницей, что прн вычислениях учитывается новая пара значений t; и f,, С каждым новым прогоном этого участка программы содержимое счетчика 28 увеличивается на единицу. Когда в счетчике 28 будет просумкировано N импульсов, что соответствует перебору всех пар t„ и f„, на его выходе паявляетмя импульс переполнения — заема, которым триггер 31 опрокидывается в единичное состояние. Переключение триггера 31 приводит к тому, что во-первьгх к выходу селекторамультиплексора 32 подключается третий вход и на счетчик 36 подается другой код начальной установки, и, во-вторых, закрывается элемент 2И 35, а элемент ЗИ 38 открывается, подключая тем самым первый выход дешифратора

37 к установочному входу счетчика 36.

Таким образом, после опроса Ыячеек

ОЗУ 3 циклическое повторение фрагмента интегрирования прекращается и следующей после 41-й команды выполняется

42-я команда ч далее. При выполнении программы, начиная с 42-й команды до, 60-й, в устройстве происходит усреднение сумм, хранящихся в пяти ячейках ОЗУ 9, начиная с четвертой. Тем самым в этих ячейках ОЗУ 9 после выполнения 60-й команды оказываются записанными коды интегралов и н соз Qt; sin Qt; „

=1 1 =!

И М и ,7 f cos63t;, 7 ХежЯ ; и

1=! ;=1 1=1

При выполнении 41-й команды нарушается последовательное выполнение г

При выполнении 61-68 коканд вычисг ляются значения величин f /q г с ! Лэ с последующим запоминанием в

5 девятой и десятой ячейках ОЗУ 9. В результате выполнения 69-73 коканд ла выходе селектора-мультиплексора

1525607!

19 образуется код разности F --(f /Д +

+f>/ A )=R. В этом месте программы

5 (по необходимости) нарушается последовательное выполнение команд рассматриваемой программы. Это объясняется тем, что код разности R является признаком окончания вычислительного процесса. Если он равен или меньшеД то заданная точность Е вычисления частоты Я достигнута и вычисления завершаются. В противном случае происходит возврат ко второй команде и вычисления повторяются для следующе-. го значения частоты. Возврат ко второй команде происходит следующим образом. Второй код, на который настроен дешифратор 37, равен 73. Если код на счетчике 36 равне 73, а на цифровом компараторе код R больше Я, то импульсом с дешифратора 37 в счетчик 36 записывается начальный код, равный двум, и триггер. 31 устанавливается в нулевое состояние. В дальнейшем описанный алгоритм повторяется до тех пор, пока код К не становится меньшим или равным . Для условия R < Q на выходе цифрового компаратора 17 формируется управляющее воздействие, которым запирается элемент ЗИ 38, и управляющий импульс начальной установки на счетчик 36 не происходит. Поэтому следующей выполняемой командой будет 74-я команда, при выполнении которой из первой ячейки ОЗУ 9 извлекается результат— код частоты Cg и передается в блок

18 регистрации.

На номер последней вычислительной команды настроен третий код дешифратора 37. В этом случае импульсом с . третьего выхода дешифратора 37.триггер 23 переключается в нулевое состояние и подача тактовых испульсов через элементы ЗИ 33, 38 прекращается. На этом третий этап, а в целом и алгоритм измерения Я заканчивается.

Повышение точности измерений обеспечивается за счет уменьшения случайной составляющей погрешности, вносимой внешними и внутренними помехами.

Для приближенной оценки погрешности, вносимой помехами, можно воспользоваться хорошо известным в измерениях соотношением

Ж,у где у - относительное значение случайной составляющей погрешности одного измерения

5 (в нашем случае аналогоцифрового преобразования одного мгновенного значения, которое MoxHQ принять1

А ( откуда следует, что погрешность вносимая помехами, будет не менее, чем в N раз меньше по сравнению с погрешностями известных способов и устройств.

Расширение функциональных возможностей достигается за.счет того, что появляется возможность измерения тем

20 же устройством дополнительно амплитуды и фазы гармонического сигнала соответственно по формулам (fc ) (f o)

А = «со + во

25 СО Бо

f5o 7!cñ> (f = arctg — — — -"-, co О

30 1 де с . з °,,, ) — значение же величин на измеренной частоте Я (0о ° .

Формула изобретения

Устройство для измерения частоты гармонического сигнала, содержащее аналого-цифровой преобразователь, цифровой компаратор, первый регистр, последовательно соединенные второй, регистр и арифметический блок, блок регистрации, вход аналого-цифрового преобразователя является входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности и расширения функциональных возможностей, в него введены последовательно соединенные генератор тактов, делитель частоты и блок управления, оперативное .запоминающее устройство, блок преобразования информации, селектор-мультиплексор, второй выход делителя частоты соединен с вторым входом блока управления, первый выход блока управления подключен к второму входу аналого-цифрового преобразователя, первый и второй выходы коl5

1525607 горого соединены с аналогичными входамй оперативного запоминающего уст.ройства, третий вход которого под- . ючен к второму выходу блока управения и первому входу блока преобраования информации, а выход соединен вторым входом блока преобразования нформации, третий, четвертый, пятый шестой входы которого выведены на ереднюю панель устройства, а седьмой вход которого подключен к третьему выходу блока управления, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы бло- 15 ка преобразования информации соединены соответственно с вторым, третьим, четвертым, пятым, шестым, седьмым и восьмым входами арифметического блока и первым входом селектора-мультиплексора, второй, третий, четвертый, пятый, шестой, седьмой и восьмой вхо20

Примечание

Управление элементами памяти (1 — запись, 0 — хранение) Опрашиваемый номер ячей- вховхо- выхода да

БС 7. БС 7 ки да

ОЗУ 9 СИ 19

ОЗУ9 РГ6 РГ8

У ОЗУ 9 (1), Я РГ8

Я + ЬЮ:=

=Ю вЂ” РГ 6.

Я ОЗУ 9 (1)

Обнуление 4 — 8 ячеек ОЗУ 9

1 0 0

0 0 1

0 1 0

1 3 1

3 4 7

1 1

1 0 О

1 0 0

1 0 О

О 0

1 0 0

1 0 0

0 О 1

0 1 О

1 0 0

О 1 0

1 0 0

0 1 0

0 1 1

0 О

0 1 0

0 0 1

0 1 О

1 0 0

0 1 1

0 1 0

0 О 1

О 1 0

1 0 0

4

6

8

Вычисление

sin4l tg u

cos63 tg с последующим запоминанием в 3 и 2 ячейках ОЗУ 9

Вычисление и накапливание

cos tg u

sin u tg с последующим запоминанием в 4 и 5 ячейках ОЗУ 9

5

4 7 1

5 6 1

6 6 1

7 6 1

8 6 1

9 6 1

11 1 5

12 7 1

13 7 2

14 7 1

-16 7 3

17 7 1

18 7 5

19

20 7 7

21 7 1

22

23 7 5

24

25 7 7

26 7 1 ды которого подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому и седьмому выходам арифметического блока, девятый вход которого подключен к четвертому выходу блока управления, пятый выход которого соединен с девятым входом арифметического блока, выход селектора-мультиплексора подключен к входу блока регистрации и первым входам первого и второго регистров и цифрового компаратора, второй вход которого выведен на переднюю панель устройства, а выход соединен с третьим входом блока управления, шестой и седьмой выходы которого подключены к вторым входам соответственно первого и второго регистров, выход первого регистра подключен к восьмому входу блока преобразования информации.

1525607

Продолжение таблицы

Управление элементами памяти (1 — запись, Π— хранение) Опрашиваемый номер ячейки

ОЗУ 9 вховхо- выхода

CM да

БС 7 да

БС

ОЗУ9 РГ6 РГ8

О

О

О

О

О

0

1

О

О

О

О

О

О

О

О

О

0

О

О

27

29

31 7

33

34

35 36

37

38

39

7

2

7

5

7 J

Условный адресу

6

6

8

6

6

5

10

61

62—

63 7

1

1

64

65 бб

67

42

43

44

46

47

48

49

51

52

53

54

56

57

58

59

5

7

7

7

7

5

7

8 б

1

1

5

8

5

8 переход по

О

О

О

О

О

О

О

О

О

0

О

О

О

О

1

О !

0

1

О

1

О

1

О

11

О

О

0

О

О

О

О

О

1

О

О

О

О

Примечание

Вычисление и накапливание

f(tg)cosQ tg

f(tg) sinutg

Вычисление и накапливание

f (tg) с последующим запоминанием в

8 ячейке ОЗУ 9

Усреднение по

И кодов сумм: г ,7 f(а)

$ I

Ч

cos G3 tg

Ъ

sin 63 tg з=1 н

f(tg)cos 63tg

g l и f (tg) sinu tg

)=3 возведение в квадрат

Н (У <(

9= г

cos Ы сд/Ы)

N (Kf(tg) ф 1

sin M tg /N) и запоминание

8,4,5,6 и 7 ячейках ОЗУ 9

Bbpz сление сумс / с з/ з перевод ее в дополнительный код го

1525607

Продолжение таблицы

Опрашиваемый номер

Примечание

Управление элементами памяти (1 — запись, 0 — хранение) в хо выхо да да

БС 7,БС 7 (ОЗУ9 РГ6 РГ8 1

4

7 по 2-му

1 Передача кода результата в БР 18 переход

Останов

69

70 7 7

71 7 4

72

73 7 7

Условный

74 ячей- вхоки да

ОЗУ 9 CM 19

0 0

0 0

0 0

0 .1

0 1 адресу

0 1

1

О

Сложение с величиной F

При этом образуется разность R

1525607

oj

6!

ef ) ф

eJ

Составитель Ю.Минкин

Редактор Т.Парфенова Техред Л.Сердюкова Корректор 0,Ципле . Заказ 7219/40 Тираж 714 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101