Некогерентный приемник

 

Изобретение относится к технике связи. Цель изобретения - повышение помехоустойчивости при одновременном упрощении. Некогерентный приемник содержит согласованные фильтры 1 и 2, квадратичные детекторы 3 и 4, блоки вычитания 5 и 7, блок памяти 6, пороговые селекторы 8 и 29, декодеры 12, 13 и 14, каналы 15, 16 и 17 обработки, состоящие из умножителей 9, 10 и 11 и накопителей 18, 19 и 20, блок сравнения 21. Цель достигается введением коммутатора 22, регистра 23 сдвига, сумматора 24, блока задержки 25, управляемого усилителя 26 с его блоком управления 28, блока отбора 27 максимума и блока управления 30, с помощью которых осуществляются циклы оценки входного сигнала. При этом анализируются соотношения величин выходных сигналов и к выходу приемника подключается тот декодер, которому соответствует канал обработки сигнала с наибольшей амплитудой выходного сигнала. Приемник по п.п. 2 - 6 ф-лы отличается выполнением блока памяти 6, накопителей 18, 19, и 20, блоков управления 28 и 30 и блока отбора 27. 5 з.п. ф-лы, 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5и 4 Н 04 L 17/30

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ!

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4366425/24-09 (22) 19.01.88 (46) 30.11.89. Бюл. N 44 (71) Горьковский политехнический институт (72) Б.C.Èâàíêoeè÷, Н.С.Новиков, А,В.Семашко и А.И.Туркин (93) 621 .394 .6(088,8) (56) Авторское свидетельство СССР

N 1003370, кл. Н 04 L 17/30, 1983. (54) НЕКОГЕРЕНТНЫЙ ПРИЕМНИК (57) Изобретение относится к технике связи, Цель изобретения - повышение помехоустойчивости при одновременном упрощении. Некогерентный приемник содержит согласованные фильтры 1 и 2, квадратичные детекторы 3 и 4, бпоки

5 и 7 вычитания, блок 6 памяти, поро" говые селекторы 8 и 29, декодеры 12, 13 и 14, каналы 15,16 и 17 обработки,,. SU„„1525933 А1

2 состоящие из умножителей 9,10 и 11 и накопителей 18,19 и 20, блок 21 сравнения. Цель достигается введением коммутатора 22, регистра 23 сдвига, сумматора 24, блока 25 задержки, управляемого усилителя 26 с его блоком 28 управления, блока 27 отбора максимума и блока 30 управления, с помощью которых осуществляются цик.лы оценки входного сигнала. При этом анализируются соотношения величин выходных сигнапов и к выходу приемника подключается тот декодер, которому соответствует канал обработки сигнала с наибольшей амплитудой выходного сигнала. Приемник по п.п. 2 - 6 ф-лы отличается выполнением блока 6 памяти, накопителей 18,19 и 20, блоков 28 и 30 управления и блока 27 отбора. 5 з.п. ф-лы, 6 ил.

1525933

Изобретение относится к технике связи °

Цель изобретения - повышение помехоустойчивости при одновременном упрощении.

На фиг. 1 изображена структурная электрическая схема предлагаемого устройства; .на фиг. 2 - схема входного блока памяти; на фиг. 3 - схема блока 10 отбора максимума; на фиг. 4 - схема блока управления усилителем; на ф иг.5 схема накопителя; на фиг. 6 - схема блока управления, Некогерентный приемник содержит со-1 гласованные фильтры 1,2, квадратичные детекторы,),4, первый блок 5 вычитания, выходной блок 6 памяти, второй блок 7 вычитания, первый пороговый селектор 8, первый, второй и третий умноу0 жители 9 - 11, первый, второй и третий декодеры 12 - 14, каналы 15 - 17 обработки, состоящие из первого, второго и третьего накопителей 18 - 20 и умножителей 9 - ll, блок 21 сравнения, коммутатор 22, регистр 23 сдвига, сумматор 24, блок 25 задержки, управляемый усилитель 26, блок 27 отбора максимума, блок 28 управления усилителем, второй пороговый селектор 29, блок 30 управления.

Входной блок 6 памяти содержит подблоки 31 памяти, инвертор 32, каждый подблок 31 состоит иэ первых, вторых и третьих аналоговых ключей 33 — 35, блока 36 задержки и двухканального коммутатора 37.

Блок 27 отбора максимума состоит из ячеек 38,39 памяти и блока 40 сравнения.

Блок 28 управления усилителем сос- 40 таит из усилителя 41, блока 42 сравнения, ключа 43 и интегратора 44.

Накопитель 15 (16,17) состоит из инвертора 45, сумматора 46 и ячеек 47, 48 памяти °

Блок 30 управления содержит RSтриггер 49, кольцевой регистр 50, генератор 51 тактовых импульсов, первый, второй, третий элементы И 52 - 54, й-триггер 55, первый и второй счетчи- 50 ки 56,57, блок 58 задержки, инвертор

59, Т-триггер 60.

Некогерентный приемник работает, следующим образом.

Перед первым включением устройства в систему связи на установочных входах К б ока 30 управления (БУ) устанавливается (например, с пульта) двоичный эквивалент числа, соответствующего пятикратной длине кодового блока, а на установочных входах К - двоичный эквивалент числа, соответствующего длине кодовой комбинации. Кроме того, на входе установки порогового напряжения блока 28 управления усилителем (БУУ) фиксируется потенциал, соответствующий используемому каналу связи, За время установления синхронизации (после поступления сигнала цикловой синхронизации на установочный вход Кз блока 30) устройство приводится в состояние готовности к приему и обработке входного сигнала, при котором первый подблок памяти входного блока 6 памяти (БП) установлен сигналом, поступающим с первого выхода блока 30 на управляющий вход входного блока 6, в режим приема входной информации, а второй подблок памяти входного блока 6 — в режим выдачи-хранения принятой на предыдущем цикле информации; блок 27 отбора максимума устанавливается в режим готовности приема информации сигналом, поступающим с третьего выхода блока

30 на первый управляющий вход блока 27; накопители 18 - 20 сбрасываются в нулевое состояние сигна-. лом синхронизации (СП), поступающим на их вторые управляющие входы; в блоке 21 сравнения информационные входы закрываются сигналом, поступающий с девятого выхода блока 30; сигналом, поступающим с шестого выхода блока 30 на управляющий вход коммутатора 22 и на первый управляющий вход декодера 12, к выходу коммутатора 22 подключается ега первый сигнальный вход, а в декодере

12 разрешается прием информации во входной регистр; входные регистры декодеров 13 и 14 закрыты сигналами, поступающими соответственно с седьмого и восьмого выходов блока 30 на первые управляющие входы этих декодеров.

На вход приемника поступает аналоговый сигнал, сформированный на основе разрешенной комбинации принимаемого псчехоустойчивого кода. Каждый входной элементарный сигнал предварительно обрабатывается в двух параллельных каналах, состоящих из согласованных фильтров 1 и 2 и квадратичных детекторов 3 и 4. На выходе канащем цикле работы устройства. Эта комбинация аналоговых отсчетов, представляющая собой точную оценку x=jx,)"., 20 входного избыточного сигнала, считывается из входного блока 6 (с регенерацией) с частотой поступающих на вход

1525 лов формируются аналоговые элементарные сигналы, определяющие соответствующие ортогональные проекции входного сигнала. Эти сигналы поступают на входы блока 5 вычитания, с выхода которого их разность в виде последовательности разностных элементарных аналоговых сигналов х, j--l,,п запоминается в ячейках входного блока 5 при

10 синхронном поступлении на вход внешней тактовой синхронизации блока 6 стробирующих импульсов ТИ. Одновременно из второго подблока памяти на последующие каскады приемника считывается последо-15 вательность элементарных сигналов, принятая во входной блок 6 на предыдувнутренней тактовой синхронизации блока 6 стробируюцих импульсов ТИ 1 с второго выхода блока 30.

Первое считывание оценки аналогоеого сигнала х из входного блока 6 производится на первый вход блока 7 вычитания и на пороговый селектор 8, на выходе которого формируется двоичная кодовая последовательность Z,, i=1,п, где Z, =Signx; -аппроксимирующая комбинация аналоговых отсчетов х=1х;),, Элементы кодограммы

Z =(Z ) ". последовательно поступают во входной регистр декодера 12 для вторичной обработки. Кодограмма Z, через замкнутый первый сигнальный вход коммутатора 22 посимвольно передается на информационный вход регистра 23 сдвига, в который она записывается синфазно поступающими с второго выхода блока 30 на синхровход регистра 23 импульсами ТИ 1. Одновремен- 4 но двоичная комбинация Z, с выхода коммутатора 22 поступает на второй вход блока 7 синхронно со считываемой на его первый вход комбинацией аналоговых отсчетов х, при этом на выходе блока 7 для каждого i-го элемента оценки х, i=1,п будет сформирован аналоговый сигнал ошибки аппроксимации „ =х;-Z i=1.,п. Последовательность элементов сигнала R = (Р " посту55 пает в блоки 27 и 25 для задержки на время работы блока 27 синхронно поступающими на ее вход синхронизации импульсами ТИ. 1.

933 6

Блок 27 производит сравнение амплн туд элементов 11 1,, i=1,п ппс тупающеi на его вход сигнала. В результате о1> работки всех и компонент разностного сигнала К,= j f ) в блоке 27 будет получен элемент сигнала с максимальн» амплитудой (, „„„, который импульсами, поступающими с третьего и ч - твертого выходов блока 30 соответственно на первый и второй управляющие входы блока 27, будет выдан на вь!код блока 27. При этом блок 27 будет приведен в исходное состояние готовности

К приему следующей последовательност» аналоговых отсчетов сигнала ошибки аппроксимации, i=1,п.

Одновременно импульс, поступающий с четвертого выхода блока 30 на первый управляющий вход блока 28, устанавливает блок 2 в состояние готовности приема входной информации.

По окончании установочного импульса на первом управляющем входе блока 28 на его второй управляющий вход с пятого выхода блока 30 поступает с»гнал, запускающий. например, генеоатор линейно изменяющегося напряжения, выходное напояжение которого правляет коэффициентом усиления управляемого усилителя 26. Пр> зтлм н блоке 28 осуществпяется контроль выходной величины управляемого усилителя 26. В момент достижения амплитудой напряжения на его выходе 1

° 1

„, К значения порога 1> заданного на входе установки порогового напряжения блока 28, потенциал на выходе генератора линейно изменяющегося напряжения, а следовательно, выбранный коэффициент усиления К управляемого усилителя 26 фиксируется.

В этот момент времени закончится первое считывание комбинации аналоговых отсчетов из входного блока 6.

На шестом выходе блока 30 установится уровень логического нуля, поступающий на первый управляющий вход декодера

12 и управляющий вход коммутатора 22, При этом прием информации во входной регистр декодера 12 будет запрещен, а в его выходном регистре будет храниться полученное B результате обработки кодограммы 2.<, принятой на первом этапе работы устройства, разрешенное кодовое слово Е . Коммутатор

22 переключится в состояние, при котором к его выходу будет подключен вто15259 рой сигнальный вход. Кроме того, на седьмом выходе блока 3g установится сигнал единичного уровня, который, поступая «а первый управляющий вход декодера 13, Разрешает прием информации в его входной регистр.

Каждый задержанный на время работы блока 27 элемент сигнала ошибки аппроксимации с выхода блока 25 усилива-10 ется управляемым усилителем 26 и складывается в сумматоре 24 с соответствующим символом 2 4 кодограммы синфазно считываемым из регистра 23 при поступлении на их входы синхрони- 1 зации импульсов ТИ 1.

На выходе сумматора 24 формируются элементарные аналоговые сигналы х, c X, х,. =Z +,, i=1,п, преобраЧ ! зуемые затем в пороговом селекторе 29 в соответствующие символы кодограммы 7, . Получаемая на выходе порогового и селектора 29 комбинация Zz =(Z . ; поэлементно записывается во входной регистр декодера 13 и одновременно 25

{через замкнутый второй сигнальный вход коммутатора 22) в регистр 23 на место, освоЬождающееся при считывании из него информации. Кодовая последовательность 7 с выхода коммутатора щ

22 поступает также на второй вход блока 7, на первый вход которого производится вторичное считывание восстановленной к этому времени после регенерации оценки входного сигнала х из входного блока 6.

С блока 7 раэностный сигнал второй и вариации / e 1 К =(х; -Е °,, как и на первом этапе оЬработки сигнала х, поступает в блок 27 и одновременно 40 в блок 25. Эти процессы синхрониэируются сигналом ТИ 1, снимаемым с второго выхода блока 30 на входы синхронизации декодера 13, регистра 23, блока 25 и входного блока 6.

3а время втогого считывания сигнала х из входного блока 6 кодограмма

»

От=Ест f, — будет пОлностью певедвнв во входной регистр декодера 13 и в

Регистр 23 ° При этом в выходном регистре декодера 13 будет сформирована разрешенная кодовая комбинация Е а на выходе блока 27 будет зафикси- > рован максимальной элемент f z макс

» разностного сигнала К =(х;-4д,);., поступающего с выхода блока 7. Аналогично описанному выше в блоке 28 еудет выбран коэффициент усиления K для которого выполняется условие

33 8 д м к, К =Н; т,е. f z „, «=H, и эафиксируется коэффициент усиления К управляемого усилителя 26. К этому моменту времени на седьмом выходе блока 30 установится уровень логического нуля, который, воздействуя на первый управляющий вход декодера 13, запрещает прие>л информации в его входной регистр. На восьмом выходе блока 30 при этом появится сигнал, который, поступая на первый управляющий вход декодера 14, разрешает прием информации в его входной регистр. В то же время во входном блоке 6 закончится второй цикл регенерации сигнала х.

Усиленный в управляемом усилителе 26 сигнал P z=((.5""в„, поступающий с блока 25, поэлементно складывается в сумматоре 24 с кодограммой ., считываемой из регистра 2 3. Сформированный на выходе сумматора 24 аналоговый

» сигнал vz Е Х, Х = Zz + l . ), преобразуется в пороговом селекторе 29 в соответствующий символ кодовой поСПЕЛОВВТВЛВНОСТН Z > †> >, . ЭТН процессы, как и прежде, синхрониэируются импульсами ТИ 1 „пос упающими нл синхровходы Ьлока 25, рег"icTpa ?3 декодера 14. 3а и тактов поступления сигнала ТИ 1 кодограмма 7, запишется во входной регистр декодера 14. При этом в его выходном регистре будет сформировано разрешенное кодовое слово Е д . В этот момент времени на перГ вый управляющий вход декодера 14 с восьмого выхода блока 30 поступает сигнал, запрещающий прием информации во входной регистр декодера 14, а с девятого выхода блока 30 на вторые управляющие входы декодеров 12 — 14 будет подан сигнал, разрешающий считывание информации иэ их выходных регистров, Одновременно с десятого выхода блока 30 на первые управляющие входы накопителей 18 - 20 каналов 15

17 обработки разрешается прохождение пачки из п стробирующих импульсов, синфазных с импульсами ТИ 1.

К этому моменту времени во входном блоке закончится третий цикл регенерации последовательности аналоговых отсчетов х=fx;);, . При поступлении

I на вход внутренней тактовой синхронизации входного блока и на входы синхронизации декодеров 12 — 14 очередной последовательности из п им40

1525 пульсов ТИ i на вторые входы умножителей 9 — 11 будет производиться последовательное считывание элементов сигнала х из входного блока 6

l а на первые входы умножителей 911 из выходных регистров соответствующих декодеров 12 - 14 будут синхронно считываться разрешенные ..кодовые комбинации а 1 г i . 10 и, . C выходов умножителей 9 - 11

Зр результаты поэлементного умножения выдаются на информационные входы соответствующих накопителей 18 - 20

15 установленных в нулевое состояние импульсом синхронизации, поступившим на их вторые управляющие входы в начале цикла обработки оценк, х входного сигнала. 20

После выдачи с десятого выхода блока 30 на первые управляющие входы накопителей 18 — 20 всей пачки из и импульсов стробирования (это соответствует окончанию четвертого цикла регенерации сигнала x Bo входном блоке б) на выходе каждого из них будут сформированы сигналы, амплитуды которых пропорl.;,иональны степеням близости между сигналом х и соотвегствующими разре50 ш» ыл1и кодовыми словами 71р, 7,, и, . При этом на десятом выходе

Зр блока 30 фиксируется уровень логического нуля (при котором накопители 18

20 устанавливаются в режим хранения сформированных на их выходах готенциалов, а на управляющем входе блока

21 устанавливается разрешающий уро-. вень сигнала, поступающего с одиннадцатого выхода блока 30.

Выходные сигналы U, U Uз накопителей 18 - 20 поступают на соответствуюцие сигнальные входы блока 21, выполняющего функции устройства принятия решения в некогерентном приемнике.

В результате анализа соотношений величин сигналов блок 21 подключает к выходу приемника выходной регистр того декодера, которому соответствует канал обработки сигнала с наибольшей

50 амплитудой выходного сигнала 11.,4, Ь .

Этот момент времени соответствует готовности устройства к этагу выдачи обработанной информации на выход приемника .

С поступлением очередной последовательности и импульсов ТИ 1 (это соответствует пятой регенерации комбина933

10 ции отсчетов во входном блоке 6) на входы си11хронизации дек<3деров 12 - 14 на выходе приемника через соответствуюций информационный вход блока 21 ! считывается разрешенная кодовая комбинация 2, из выходного регистра 1р выбранного декодера.

По окончании выдачи последнего символа разрешенного кодового блока Z.

I p на выход приемника с одиннадцатого выхода блока 30 на управляющий вход блока 21 поступает сигнал, отключающий информационные входы блока 21 от выхода приемного устройства.

Кроме того, с шестого выхода блока 30 на первый управляющий вход декодера 12 и на управляюций вход коммутатора 22 поступает сигнал единичного уровнй, при котором к выходу коммутатора 22 подключается его первый сигнальный вход, а входной регистр декодера 12 открывается для приема очередной кодограммы, формируемой в пороговом селекторе 8 в результате прохождения через него комбинации аналоговых отсчетов, принятых к этому времени во входной олок 6, т.е. приемное устройство приводится в исходное состояние, в котороч оно будет находитьСЯ ДО ПОСТУПЛЕНИЯ ОЧЕРЕДНОГО ИЛ1пульса цикловой син::рон11зации СИ.

При поступлении следуюцего импульса СИ накопители 18 — 20 соответствующих каналов 15 - 17 обработки обнулятся, а на первом выходе блока 30 установится потенциал, который переключит режим работы подблоков памяти во входном блоке 6, причем подблок гамяти, который работал на предыдущем цикле в режиме выдачи-хранения информации, установится s режим приема аналогового сигнала, поступающего с выхода первого блока 5, а второй подблок памяти — s режим выдачи-хранения принятой комбинации аналоговых отсчетов оценки очередного сигнала сообщения.

Далее все процессы обработки принятого во входной блок 6 сигнала протекают аналогично описанным выше.

Формула изобретения

1. Некогерентный приемник, содержащий первый и второй пороговые селекторы, блок управления усил 1телем, а; также два согласованных фильтра, 15

11 152593 входы которых объединены и являются первым входом некогерентного приемника, а выходы через квадратичные детекторы подключены к входам пер5 вого блока вычитания, выход которого соединен с информационным входом входного блока памяти, выход которого соединен с первым входом второго блока вычитания, с входом первого порогового селектора, выход которого подключен к информационному входу первого декодера, и с первыми входами первого, второго и третьего умножителей, вторые входы которых соединены с выходами соответственно первого, второго и третьего декоде-. ров, а выходы подключены к входам соответственно первого, второго и третьего накопителей, выходы которых 2О подключены к сигнальным входам блока сравнения, информационные входы которого соединены с выходами первого, второго и третьего декодеров, а выход является выходом некогерентного приемника, отличающийся тем, что, с целью повышения помехоустойчивости при одновременном упрощении введены коммутатор, регистр сдвига, сумматор, блок задержки, управляемый усилитель, блок отбора максимума и блок управления, причем выход первого порогового селектора подключен к первому сигнальному входу коммутатора, выход которого соединен с вторым входом второго блока вычитания и с информационным входом регистра сдвига, выход которого подключен к первому входу сумматора, причем выход второго блока вычитания подключен через последовательно соединенные блок задержки и управляемый усилитель к второму входу сумматора, и непосредственно к информационному входу блока отбора максимума, выход которого соединен с сигнальным входом блока управления усилителем, выход которого подключен к управляющему входу управляемого усилителя, а выход сумматора через второй пороговый селектор соединен с информационными входами второго и третьего декодеров и с вторым сигнальным входом коммутатора, первый выход блока управления соединен с управляющим входом входного блока памяти, второй выход блока управле55 ния соединен с входом внутренней тактовой синхронизации входного блока памяти, с входами синхронизации перво3 12 го, второго и третьего декодеров, регистра сдвига и блока задержки, третий выход блока управления подключен к первому управляющему входу блока отбора максимума, второй управляющий вход которого соединен с первым управляющим входом блока управления усилителем и с четвертым выходом блока управления, пятый выход .которого подключен к второму управляющему входу блока управления усилителем, шестой выход блока управления соединен с первым управляющим входом первого декодера и с управляющим входом коммутатора, седьмой выход блока управления подключен к первому управляющему входу второго декодера, а восьмой выход - к первому управляющему входу третьего декодера, причем объединенные вторые управляющие входы первого, второго и третьего декодеров соединены с девятым выходом блока управления, десятый выход которого подключен к первым управляющим входам первого, второго и третьего накопителей, а одиннадцатый выход - к управляющему s;.оду блока сравнения, вторые управляющие входы первого, второго и третьего накопителей соединены с первым установочным входом блока управления и являются входом цикловой синхронизации некогерентного приемника, вторые и третьи установочные входы блока управления являются установочными входами некогерентного приемника, установочном входом которого является также установочный вход блока управления усилителей, причем входом тактовой синхронизации некогерентного приемника является вход тактовой синхронизации входного блока памяти.

2. Приемник по п. 1, о т л и ч а юшийся тем, что входной блок памяти состоит из инвертора и двух идентичных подблоков памяти, каждый из которых содержит первый, второй и третий аналоговые ключи, блок задержки и двухканальный коммутатор, причем сигнальные входы первых аналоговых ключей соответствующих подблоков памяти объединены и являются информационными входами первого и второго подблоков памяти и входного блока памяти, а выходы первых аналоговых ключей соединены с выходами вторых аналоговых ключей и с информационными входами блоков задержки соответствующих подблоков памяти, выходы блока за13 15?5933 11 держки в каждом подблоке памяти обь- нальным входом блока управления усиединены с входами второго и третьего лителем, а выход подкг ючен к первому аналоговых ключей, выходы третьих ана- входу блока сравнения второй вход ко1 лсговых ключеи, являющиеся информаци- торогс является установсчныл1 входом онными выходами соответствующих под- нексгерентного приемника, выход олоблоков памяти, объединены и являют- ка сравнения соединен с управляющим ся выходом входного блока памяти, при- входом ключа, сигнальный вход коточем управляющие входь| первого анало- рого является вторым управляющим вхогового ключа и двухканального комму- 1р Дом блока УправлениЯ Усиг1ителем а выУ татора первого подблока памяти и уп- ход ключа соединен с сигнальным входом равпяющие входы второго и третьего интегратора, выход которого соединен с аналоговых к! ючей второго подблока управляюцим входом усилителя и являпамяти подключены к входу инвертора, ется выходом блока управления усилитеявляющемуся управляющим входом вход- 1 new, установочный вход интегратора ного блока памяти, а выход инвертора является первым управляющим входом соединен с управляющими входами BTO" блока управления усилителем. рого и третье -с аналоговых ключей пер- 5. Приемник по и. 1 о т л и

1 вого подблска памяти и с управляющими ч а ю шийся те б б м, что лок отбора входами первог > аналогового ключа и (максимума состоит из двух ячеек памядвухканальногс коммутатора второго ти и блока сравнения, первый вход коподблока памяти, выход двухканально- торого, являющийся информационным го комму гатсса в к жд.м .",одблоке па- входом блока отбора максимума соеди1 мя ": соеди е с вхо,.см синхронизации нен с информационным входом первой блока задесжки, причел первые сигналь- 25 ячейки памяти, выход которой подклюные входы дв хкзнальных коммутаторов чен к второму входу блока сравнения обоих подблсков памяти объединены и и к информационному Вхо оду второи являются входом тактовой синхрониза- ячей,г пал1яти выход которой являет

1 р является выходом блока отбора макс л ума а

> снгнальны в. оды двухканальных комму- 3р первый Управляющий вход является пер:! -,орсв являются входом внутренней вым ",paeляющим вхсдом бл ка а,, " лска отбора

I at

Приемник пс и. 1, о т л и вход первой ячейки памяти, второй а l0 щ и и с я тем, что накопитель упРавляющий вход которой соединен состоит из двух ячеек памяти, инвер- 35 с выходом блока сравнения. тора и сумматора, первый вход которо- 6. Приемник по и. 1 о т л и ! го является и формационным входом ч а ю ц и и с я тем, что блок управнакопителя, а выход подключен к ин- ления состоит из трех элементов И, двух счетчиков, D-триггера, T-триггепамя!H Bblxog которой, являющийся ра, RS-триггера, блока задержки, выходом накопителя, соединен с инфор- инвертора, кольцевого регистра и мационным входом второй ячейки памя- генератора тактовых импульсов, выход ти, выход которой подключен к второму которого подключен к первому вх му входу входу сумматора, причем первый управ- первого элемента И, к второму вход

45 орому входу ляющии вход второй ячейки памяти со- которого подключен прямой выход единен с выходом инвертора, вход ко- D-триггера, инверсный выход которого подключен к первому входу второго элецим входом накопителя, подключен к мента И, выход которого соединен с перво у упра ляющему входу первой входом синхронизации D-три гера со ячейки памяти, а вторые управляющие счетным входом Т-триггера выход ко1 входы псрвой и второй ячеек памяти торого является первым выходом блока объединены и являются вторым управ- управления, установочный вход D-тригляющим входом накопителя ° гера подключен к выходу первого счетПриемник по п. 1, о т л и ч а ю- чика, объединенному с входом записи шийся тем, что блок управления кода первого счетчика, информационусилителем состоит иэ усилителя, бло- ные входы которого являются первыми ка сравнения, ключа и интегратора, установочными входами блока управлепричем вход усилителя являет я сиг- ния, счетный вход первого счетчика со15

15259 единен с выходом первого элемента И, который является вторым выходом блока управления, со счетным входом второго счетчика и с первым входом третьего элемента И, причем выход второго счетчика, являющийся третьим выходом блока управления, соединен с входом записи кода второго счетчика, информационные входы которого являются вторыми установочными входами блока управления, выход второго счетчика соединен также через блок задержки с входом инвертора, выход которого является пятым выходом блока управления, четвертым выходом которого является выход блока задержки, выход второго счетчика соединен с входом последовательного приема кольцевого регистра, выходы первого, второго и третьего 20 разрядов кольцевого регистра являют33

16 ся соответственно шестым, седьмым и восьмым выходами блока управления,. выход четвертого разряда кольцевого регистра подключен к первому установочному входу RS-триггера, выход которого является девятым выходом блока управления, и к второму входу третьего элемента И, выход которого является десятым .выходом блока управления, информационный вход кольцевого регистра объединен с вторым установочным входом RS-триггера, с вторым входом второго элемента И и является третьим установочным входом блока управления, а выход пятого разряда кольцевого регистра подключен к информационному входу последовательного приема информации кольцевого регистра и является одиннадцатым выходом блока управления.

Фиг. 4

1525933

Фие.6

Составитель Н.Лазарева

Редактор А.Маковская Техред M.Õoäàíè÷ Корректор Л Патай

Заказ 7246/56 Тираж 626 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина, 1 >1

Некогерентный приемник Некогерентный приемник Некогерентный приемник Некогерентный приемник Некогерентный приемник Некогерентный приемник Некогерентный приемник Некогерентный приемник Некогерентный приемник 

 

Похожие патенты:

Изобретение относится к радиотехнике и может быть использовано при передаче дискретной информации по каналам с шумами, в частности по стандартным телефонным каналам

Изобретение относится к технике связи и повышает достоверность приема

Изобретение относится к технике передачи данных и к вычислительной технике

Изобретение относится к электросвязи

Изобретение относится к устройству и способу канального кодирования/декодирования для системы связи, а более конкретно к устройству и способу канального кодирования/декодирования для выполнения программно-решаемого итеративного декодирования

Изобретение относится к радиотехнике

Изобретение относится к вычислительной технике и технике связи

Изобретение относится к области радиотехники и связи, в частности - к устройствам детектирования последовательно-параллельных модулированных сигналов, и может быть использовано в приемных устройствах командных радиолиний управления
Наверх