Приоритетное устройство доступа к общей памяти

 

Изобретение относится к цифровой вычислительной технике и предназначено для использования в мультипроцессорных системах на основе микропроцессоров и микроЭВМ. Целью изобретения является сокращение аппаратных затрат и расширение функциональных возможностей за счет оперативного изменения последовательности доступа процессоров к общей памяти. Устройство содержит генератор 1 импульсов, формирователь 2 одиночного импульса, распределитель 3 импульсов, элементы И 4, 5, 6, и 7, дешифратор 8 адреса, регистр 9 чтения, регистр 10 записи, триггер 11, шинные формирователи 12, 13, 14 и 15, схемы запрета 16 для шин 17 сигнала чтения, схемы запрета 18 для шин 19 сигнала записи, схемы запрета 20 для шин 21 сигналов считываемой информации, схемы запрета 22 для шин 23 записываемой информации, схемы запрета 24 для шин 25 адреса, регистр приоритета 26 с информационным входом 27 и входом записи 28, вход начальной установки /сброса/ 30 и счетный вход 31 счетчика распределителя 3 импульсов. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

529239 А 1 (19) (1!) (1) 4 С 06 F 13/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4402306/24-24 (22) 21. 12.87 (46) 15. 12.89 ° Бюл. № 46 (7 2) А. Я Лазу ров и Б, Г . Глущенко (53) 681 3 25 (088 . 8) (56 ) Ав то рс ко е св иде т ель с тв о СС СР № 1024926, кл. G 06 F 12/02, 1980.

Авторское свидетельство СССР

¹ 1 151974, кл. G 06 F 12/00, 1983.

Авторское свидетельство СССР № 1160424, кл. G 06 F 12/00, 1984.

2 (54) ПРИОРИТЕТНОЕ УСТРОЙСТВО ДОСТУПА

К ОБЩЕЙ ПАМЯТИ (57) Изобретение относится к цифровой вычислительной технике и предназначено для использования в мультипроцессорных системах на основе микропро" цессоров и микроЗВМ. Белью изобретения является сокращение аппаратурных затрат и расширение функциональных возможностей за счет оперативного

1529239

4 0 изменения последовательности доступа процессоров к общей памяти. Устройст-! во содержит генератор 1 импульсов, формирователь 2 одиночного импульса, распределитель 3 импульсов, элементы

Vi 4, 5„6. и 7, дешифратор 8 адреса, регистр 9 чтения, регистр 10 записи, триггер 11, шинные формирователи 12, 1

) 3, 14 и 15, схемы 16 запрета для шин 17 сигнала чтения, схемы 18 эаИзобретение относится к цифровой вычислительной технике и поеднаэначено для использования в мультипроцессорных системах на основе микропроцессоров (MII) и микраЭВИ. 20

Цель изобретения — сокращение аппаратурных затрат и расширение функциональных возможностей эа счет оперативного изменения последов ательности доступа процессоров к общей памя- 25 ти.

На фиг.1 изображена функциональная схема устройства, на фиг„2 — временные диаграммы его работы.

Устройство (фиг . 1) содержит генератор 1 импульсов, формирователь 2 одиночного импульса, распределитель 3 импульсов, элементы И 4 -7, дешифратор

8 адреса, регистр 9 чтения, регистр

10 записи, триггер 11, шинные фарми35 рователи 12-15, схемы 16 запрета для шин 17 сигнала чтения, схемы 18 запрета для шин 19 сигнала записи .схе9 мы 20 запрета для шин 21 считываемой ин- формации, схемы 22 запрета для шин 23 эа- 10 писываемой информации, схемы 24 запрета для шин 25 адреса, регистр 26 приоритета> его информационный вход 27 и вход 28 записи, выходы 29 распределителя импульсов, вход 30 начальной ус- g5 тановки (сброса) счетчика распределителя импульсов и счетный вход 31 счетчика распределителя 3 импульсов.

Уст ройс тво раба тает следующим образом.

При поступлении сигнала "Сброс" на вход 30 счетчик распределителя импульсов переходит в нулевое eîñòoëние. Тактовые импульсы генератора с выхода 32 поступают на входы 11П, 55 обеспечивая тактирование подключенных к общей памят|л ИП. По окончании действия сигнала начальной установки очередной импульс генератора с выхода прета для шин 19 сигнала записи, схемы 20 запрета для шин 21 сигналов считываемой информации, схемы 22 запрета для шин 23 записываемой информации, схемы 24 запрета для шьэл 25 адреса, регистр 26 приоритета с информационным входам 27 и входом 28 записи, вход 30 начальной установки (сброса} и счетный вход 31 счетчика распределителя 3 импульсов . 2 ил. генератора 1 вызывает появление единицы в счетчике распределителя 3 импульсов по входу 31, а по входу 28 разрешает занесение ь регистр 26 кода проорите та по входу 27 .

Работу распределителя импульсов на три выхода можно представить в виде трех уравнений для Y„Y< Y описывающих структуру комбинационной схемы распределителя импульсов. Первые три двои-.:ных разряда обозначают (содержание) состояние регистра 26, а следующие два — состояния счетчиУ„=- 00101 V 01001 / 01110 V 10011V

10111 V 1) 010;

Y = 00110 V 01011 V 01101,Ч 10001V

10110 911011; — — OO» 1 i! 01010 01111 V 10О10 1

10101 V 11001, 1Iьасле занесения в регистр 26 кода приоритета и единицы в счетчик распределителя на выходе распределителя, соответствующем KI с максимальным приоритетам, по являе тс я единичный сигнал, который открывает схемы запрета, связанные с этим выходом распределителя. В результате МП с высшим приоритетом оказывается подключенным к входам 17, 19, 21, 23, 25 устройства, но еще отключен от общей оперативной памяти (00П) шинными Аор-i миров ателями 1 2-15. Это подключение происходит на время t<, равное периоду следования импульсов гене ратора 1. Длительность рабочих циклов записи t > и считывания с ч в.общей оперативной памяти должна удовлетворять соотношению t Ъ шах (t „, сч ) .

По следующему импульсу генератора

1 увеличивает на. единицу свое содержание счетчик распределителя, вновь

5 l 529 заносится по входу 27 код приоритета и на одном из выходов распределителя импульсов появляется единичный сигнал (импульс), который открывает следующую группу схем запрета и подсоединя5 ет очередной МП к входным полюсам устройства. Так, по очереди, в соответствии с приоритетом подключаются все MII к ООП. Период циклического иэ- 1О менения сигналов на выходах распределителя 3 равен периоду следования сигналов на выходе 32 генератора импульсов, которые используются для тактирования работы МП и определяют длительность их машинных тактов.

Появление очередного тактового импульса на втором выходе генератора 1 вызывает появление на выходе формирователя 2 импульсного сигнала. Фор1п11ов атель 2 обеспечивает, выполнение

«ременных условий для IIHKJIQB записи и считывания используемой памяти.

При обращении i-го МП (i = 1, N, где N — количество подключенных к устройству MII) к ООП для записи или

<.читывания данных на 1-м выходе рас(ределителя появляется единичный сиг з, который открывает 1-ю группу схем запрета, и к входу устройства казываются подсоединены (от i-го МП) пина 25 адреса, шина 19 сигнала запии, шина 17 сигнала чтения, шина 21 читываемой из ООП информации и шина записываемой в ООП информации.

Адрес от i-ro MI поступает по ши35 пе 25 адреса через схему 24 запрета вход шинного формирователя 12. По управляющему входу шинный формирователь 12 открыт сигналом с выхода bebop- 40 мирователя 2, и за время длительности этого сигнала адрес через шинный формирователь 2 передается на адресную шину ООП (фиг. 2).

При записи данных в ООП сигнал за- 45 писи поступает Hà i-й вход 19 и через схему 18 запрета, открытую сигналом с

i-го выхода распределителя 3 импульсов, на вход элемента И 5, открытый

nI) второму входу сигналом с дешифратора 8 адреса, и разрешает занесение информации в регистр 10 записи.

Информация, подлежащая записи с выхода i-го МП поступает íà i-й вход

23 и через. схему 22 запрета на регистр 10.

Сигнал с элемента И 5 поступает также на вход триггера 11 и записыва239 ется в него сигналом по входу записи с формирователя 2, С выхода триггера единичный сигнал поступает на вход элемента И 7, открытый по второму входу сигналом с формирователя 2. С выхода элемента И

7 управляющий единичный сигнал разрешает прохождение информации, подлежащей записи, с регистра 10 через шинный формирователь 14 на информационные шины в ООП.

С выхода дешифратора 8 адреса единичный сигнал поступает на вход элемента И 4, открытый по второму входу сигналом с формирователя 2, С выхода элемента И 4 единичный сигнал поступает на вход шинного формирователя

13, на второй вход которого подан разрешающий сигнал с выхода триггера.

С выхода шинного формирователя 13 единичный сигнал в качестве сигнала

"Запись", передается на шину записисчитывания в ООП.

Так, при записи в ООП передается сигнал записи (единичный), код адреса на адресную шину ООП и информация, . подлежащая з ап иси на информационную шину ООП. При считывании информации

i 1II из ООП из i-й шине 19 записи присутствует нулевой сигнал (так как запись отсутствует), который передается через схему 18 запрета на элемент И 5 с выхода которого этот ну1 левой сигнал поступает на информационный вход триггера, на выходе которого также появляется нулевой сигнал, который передается на. управляющий ,вход шинного формирователя 13. С его выхода нулевой сигнал в качестве сигнала "Считывания" передается на управляющую шину записи-считывания в

ООП.

Передача кода адреса на шину адреса в ООП при считывании происходит так же, как и при записи информации, т.е. код адреса по i-й шине 25 адреса через 1 — ю схему 24 запрета поступает на шинный формирователь 12 открытый ед ыичным сигналом с формиров а те ля 2. С ш инно го фо рмиров а теля 1 2 адрес передается на адресную шину

ООП.

Прочитанная по этому адресу информация по информационной шине ООП поступает на вход регистра 9 чтения.

На его управляющий вход поступает разрешающий сигнал по цепочке: 1-й вход 25, дешифратор 8 адреса, элемент 1529239 И 4 (открытый по второму входу сигналом с формирователя 2). По сигналу с выхода элемента И 4 прочитанная из

ООП информация заносится в регистр 9.

Сигнал Считывание поступает на

II и 5

i-й вход 2! через схему 20 запрета на ,элемент И 6 (на второй вход которого поступает единичный сигнал с выхода дешифратора 8 адреса). С выхода элеента И 6 разрешающий сигнал разреает выдачу прочитанного из ООП и заесенного на регистр 9 числа через инный формирователь 15 íà i шину

37 через х-ю схему 16 запрета ° l5 ормула изобретения

Приоритетное устройство доступа к бщей памяти, содержащее генератор пульсов, формирователь одиночного пульса, распределитель импульсов, ешифратор адреса, триггер, четыре элемента И, четыре шинных формироваеля, регистр записи и регистр чтения., ричем выход генератора импульсов 25 соединен с входом формирователя одиночного импульса и входом распределителя импульсов и является тактовым выходом устройства для тактирования процессоров, выход формирователя оди- щ ночного импульса соединен с первыми входами первого и второго элементов

И, входом разрешения первого шинного формирователя и входом установки триггера, выход дешифратора адреса соединен с вторым входом первого элемента И и первыми входами третьего и четвертого элементов И, выход первого элемента И соединен с входом разрешения -второго шинного формирова4 теля и входом записи регистра чтения, второй вход второго элемента И сое,динен с прямым выходом триггера и ин— формационным . входом второго шинного формирователя, выход второго элемента 5

И соединен с входом разрешения третьего шинного формирователя, выход которого является информационным Вхо

> дом-выходом устройства и соединен с информационным входом регистра чте50 ния, информационный выход которого соединен с одноименным входом четвертого шинного формирователя, выход третьего элемента И соединен с информационным входом триггера и входом

55 записи регистра записи, выход которого соединен с информационным входом третьего шинного формирователя, выход четвертого элемента И соединен с входом разрешения че тверто го шинно го .формирователя, выходы первого и второго шинных формирователей являются выходами адреса и записи-считывания устройства соответственно, о т л и— ч а ю.щ е е с я тем, что, с целью сокращения аппаратурных затрат и расширения его функциональных,возможностей за счет оперативного изменения последовательности доступа процессоров к общей памяти, оно содержит группу схем запрета адреса,. группу схем запрета сигнала записи, группу схем запрета сигнала чтения, группу схем запрета считываемой информации, группу схем зanрета записываемой инI формации и регистр приоритета, причем k-й адресный вход устройства (k =

I N где М вЂ” количество подключаемых к устройству процессоров) соединен с входом k-й схемы запрета адреса группы, выходы всех схем запрета адреса группы соединены с индюрмационными входами дешифратора адреса и первого шинного формирователя, k-й вход сигнала записи устройства соединен с входом k-й схемы запрета сигнала записи группы, выходы схемы запрета сигнала записи группы соединены с вторым входом третьего элемента.И, k-й вход сигнала чтения устройства соединен с входом k-й схемы запрета сигнала чтения группы, выходы схем запрета сигнала чтения группы соединены с вторым входом четвертого элемента И, k-й выход информации устройства соединен с выходом k-й схемы запрета считываемой информации группы, входы схем запрета считываемой информации группы соединены с информационным выходом четвертого шинного,формирователя„k-й информационный вход устройства соединен с входом схемы запрета записываемой информации группы, выходы схем запрета записываемой информации группы соединены с информационным входом регистра записи, вход приоритета устройства соединен с информационуым входом регистра приоритета, выход которого соединен с входом распределителя импульсов, вход сброса которого соединен с одноименным входом устройства, вход записи регистра приоритета соединен с выходом генератора импульсов, вход разрешения k-х схем "à ïðåòà всех, групп соединен с k-м выходом распределителя импульсов.

1529239

Вход

rr(РИ(1utb

2-й Ум

Составитель А. Иванов

Редактор А.Огар Техред Л.Сердюкова Ко ррек тор О. Ципле

Заказ 7643/45 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно — издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101

tT н