Устройство для сопряжения эвм с общей магистралью

 

Изобретение относится к вычислительной технике и может быть использовано для построения многомашинных вычислительных систем. Целью изобретения является повышение достоверности информации, передаваемой по общей магистрали и принимаемой одним из устройств системы, за счет обеспечения автоматической обратной передачи принятого устройством-приемником пакета данных устройству-передатчику. Устройство содержит два блока буферной памяти, восемь магистральных усилителей, узел захвата магистрали, генератор импульсов, распределитель импульсов, дешифратор адреса, пять триггеров, четыре счетчика, семь элементов И, пять элементов ИЛИ, два одновибратора, блок сравнения. 1 з.п. ф-лы, 5 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 С 06 F 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21).4380518/24-24 (22) 18.02.88 (46) 30.12.89. Бюл. Н 48 (72) А.Ю.Куконин и В.А.Богатырев (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Н 907536, кл. G 06 F 13/24, 1980, Авторское свидетельство СССР

N 1285485, кл. G 06 F 13/24, 1987. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ

С ОБЩЕЙ МАГИСТРАЛЬЮ (57) Изобретение относится к вычислительной технике и может быть использовано для построения многомашинных вычислительных систем. ЦельюизобИзобретение относится к вычислительной технике и может быть использовано для построения многомашинных вычислительных систем.

Целью изобретения является повышение достоверности информации, передаваемой по общей магистрали и принимаемой одним иэ устройств системы, за счет обеспечения автоматической обратной передачи принятого устройством-приемником пакета данных уст" ройству-передатчику.

На фиг.1 представлена структурная схема предлагаемого устройства; на фиг.2 - пример реализации блоков буферной памяти; на фиг.3 — структура узла захвата магистрали; на Фиг,4структурная схема дешифратора адреса; на фиг.5 - схема объединения ЭВИ в многомашинную систему с использованием данного устройства.

„„SU„„1532939 А1

2 ретения является повышение достоверности информации, передаваемой по общей магистрали и принимаемой одним из устройств системы, эа счет обеспечения автоматической обратной передачи принятого устройством-приемником пакета данных устройству-передатчику.

Устройство содержит два блока буферной памяти, восемь магистральных усилителей, узел захвата магистрали, генератор импульсов, распределитель импульсов, дешифратор адреса, пять, триггеров, четыре счетчика, семь элементов И, пять элементов ИЛИ, два одновибратора, блок сравнения. 1 э.п. ф-лы, 5 ил.

Устройство (фиг.1) содержит блоки

1 и 2 буферной памяти, счетчики 3 и

4, триггеры 5 и 6, узел 7 захвата магистрали, генератор 8 импульсов, дешифратор 9 адреса, элемент И 10, weмент ИЛИ 11, магистральные усилители

12-19, адресные входы 20 блоков 1 и

2 буферной памяти, входы 21 чтения блоков 1 и 2 буферной памяти, шину

22 информации, шину 23 подтверждения, шину 24 занятости, шину 25 синхронизации, счетчики 26 и 27, триггеры 2830, блок 31 сравнения, распределитель

32 импульсов, одновибраторы 33 и 34, элементы И 35-40, элементы ИЛИ 41-44, линию 45 данных, входы 46 и выходы

47 блоков 1 и 2 буферно" памяти, линию 48 прерывания, линию 49 требования записи, линию 50 записи, входы

51 записи блоков 1 и 2 буферной памяти, линию 52 прерывания, линию 53

1532939 начальной установки, линию 54 чтения, линию 55 требования передачи, адресные входы 56 блоков 1 и 2 буферной памяти, входы 57 чтения блоков 1 и 2 буферной памяти, выходы 58 блоков

1 и 2 буферной памяти.

Блоки 1 и 7 буферной памяти (фиг.2) содержат узлы 59 памяти, каждый иэ

:которых включает регистр 60, мультиплексор 61 и группы элементов И 62 и 63 и схему управления, состоящую из дешифраторов 64 и 65, группы элементов И 66-68 и группы элементов

ИЛИ 69 и 70, входы 71 и 72. Узел 7 захвата магистрали (фиг.3) содержит счетчик 73, регистр 74 и триггер 75.

Дешифратор 9 адреса (Фиг.4) содержит

; узел 76 сравнения, регистр 77, триг, гер 78 и элемент И 79. На фиг.5 изоб- >О ражены устройства 80 сопряжения и

ЭВМ 81

Устройство работает следующим об разом.

Обмен информацией между парой ЭВМ

81i (i = 1-и) и 81j (j = 1-и) системы с помощью устройств 80i и 80j (фиг.5) осуществляется через общую магистраль. состоящуюиз следующих шин: шины 22 ин. формации; шины 23 подтверждения; ши, ны 24 занятости; вины 25 синхрониза,ции.

Обмен включает в себя следующие этапы:проверка ЭВМ 81 инициатором обмена занятости своего устройства ! 80i и при необходимости ожидание его

;освобождения; занесе-че пакета информации по линии 45 из ОЗУ ЭВМ 81 в блок 1 буферной памяти устройства80i; захват устройством 80i общей магистрали; проверка занятости блока 2 бу, Ферной памяти устройства 80j и в слу. чае необходимости ожидание его освобождения1 передача пакета информации из блока 1 буферной памяти устройства 80i в блок 2 буферной памяти устройства 80,1; обратная передача пакета из блока 2 буферной памяти устройства

80j через общую магистраль и срав.нение передаваемого с содержимым блока 1 буферной памяти устройства 80i; в случае несовпадения данных перевод

ЭВИ 81i в режим прерывания по ошибке в передаче; чтение информации из блока 2 буферной памяти устройства 80j в ОЗУ ЭВМ 811 по прерыванию.

Начало работы системы осуществляется с инициализации устройств 80, которая производится подачей импульса на линию 53. По этому импульсу счетчики 3, 4, 26 и 27 триггеры 5, 6, 28 и 29 сбрасывают в ноль, на выходе узла 7 магистрали захвата появляется нулевой потенциал, который . инициирует появление нулевого уровня на выходах триггеров 30 и дешифраторов 9 всех устройств 80 системы. На линии 49 появляется потенциал логической единицы.

В устройствах 80 блоки I буферной памяти доступны с линии 45 только по записи, а блоки 2 буферной памятитолько по чтению. Запись данных в, блок 1 сопровождается сигналом на линии 50, а чтение иэ блока 2 - сигна-. лом на линии 54 ° Наличие единицы на линии 49 означает, что блок 2 свободен. При записи информации в,. блок 1 по заднему фронту импульса на линии 50 эйачение счетчика 3 увеличивается на единицу, Значение на выходах этого счетчика определяет адрес информационного слова, записываемого в блок 1„

После переполнения счетчика 3 на его выходе переполнения появляется импульс, по фронту которого счетный триггер 5 и триггер 29 устанавливаются в единицу, в результате чего на линиии 49 появляется нулевой уровень, свидетельствующий о том, что блок 1 устройства 80i- занят, на входах элементов И 38 и 40 появляются нулевые потенциалы. ЭВМ 81i, записав пакет в блок 1, устанавливает требование передачи единичным уровнем на линию

55, тем самым единичный потенциал с выхода элемента È 35 подается на вход запроса узла 7. После разрешения всевозможных конфликтов на выходе узла 7 появляется единичный потенциал, свидетельствующий о захвате устройством 80i общей магистрали. Этот потенциал поступает на .шину 24 занятости, а в устройстве 80i — на входы элементов И 36, 38, 40. На выходе элемента

И 36 появляется потенциал логической единицы, который разрешает прохождеwe синхроимпульсов с генератора 8 на первый выход распределителя 32 импульсов. Синхроимпульсы с выхода распределителя 32 поступают на вход 21 чтения блока 1 и на шину 25 синхронизации. По этим импульсам происходит чтение первого слова из блока 1 в устройстве 80i. Содержимое этого слова определяет адрес устройства 80j

1532939 на общей магистрали. Адресное слово поступает на шину 22 через магист - . ральный усилитель 12, открытый на передачу уровнем единицы на выходе we- мента ИЛИ 41. °

В УстРойстве 80j адресное слово чечерез магистральный усилитель 12 по ступает на входы дешифратора 9 адре са. Синхронизация работы дешифратора осуществляется импульсами, поступающими на его вход синхронизации с шины

25. Если блок 2 в устройстве 80j свободен (о чем свидетельствует наличие . логической единицы на нулевом выходе триггера 6),на выходе дешифратора 9 появляется потенциал единицы, который поступает на шину 23 и в устройство

80i, переключает прохождение импульсов с входа Распределителя 32 импуль- р сов на его второй выход. Синхроимпульсы, поступающие с второго выхода распределителя 32,инициируют чте" ние всего пакета из блока 1. Чтение слова сопровождается импульсом на g5 входе 21 блока 1 по адресу, задаваемому на его входе 20. По заданному фронту импульса происходит увеличение содержимого счетчика 3 на единицу.

Информация с выходов 47 блока 1 устройства 80i через усилитель 12 поступает на шину 22. После переполнения счетчика 3 на его выходе переполнения появляется импульс, который обнуляет тРиггеР 5, тем самым инициируя появ- 35 ление уровня логического нуля на выходах элементов И 35 и 36. Уровень нуля на выходе элемента И 36 закрывает прохождение синхроимпульсов через распределитель 32. Одновременно 40 с этим уровнем логической единицы с нулевого выхода триггера 5 происходит появление единичного уровня на выходе элемента И 40, который в устройстве 801 закрывает усилитель 12 45 для передачи в оба направления.

В устройстве 80j информация с ши ны 22 поступает через усилитель 12 на входы 46 блока 2. Синхронизация осуществляется импульсами на шине 25, 0 которые через усилитель 18 и элемент

И 10 (элемент И 39 закрыт уровнем нуля на выходе магистрального усили гег я 14) поступают на вход 51 записи бло" ка 2 и через элемент ИЛИ 43 на счетный вход счетчика 4. По заднему фронту. импульсов происходит наращивание счетчика 4, значение которого задает адрес записываемой. информации на входах адреса 20 блока 2 устройства

801. После переполнения счетчика 4 на выходе его переполнения появляется импульс, который устанавливает в единицу триггеры 6 и 28. Уровень нуля на нулевом выходе триггера б закрывает элемент И 10, а уровень единицы на выходе триггера 28 разрешает прохождение импульсов в устройстве 80j с генератора 8 через элемент

И 37. Этим же уровнем усилитель 12 переключается на передачу. Синхросигналы с выхода элемента И 37 поступают на вход 57 чтения блока 2 и на синхровход счетчика 27.

По заднему фронту импульса происходит увеличение его значения, которое определяет адрес информации в блоке 2. Таким образом происходит выдача информации из блока 58 на шину

22. После выдачи всего пакета на выходе переполнения счетчика 27 появляется импульс, по которому обнуляется триггер 28, тем самым закрывая элемент И 37. По перепаду в ноль на выходе 28 на выходе одновибратора 34 появляется импульс прерывания, который передается по линии 48 и переводит ЭВИ 81j в режим чтения пакета.

Импульсы чтения поступают на вход 21 чтения блока 2 устройства 80j. По заднему фронту импульса увеличивается на единицу значение счетчика 4.

Данные из блока 2 устройства 80j поступают в ЭВИ 81j через линию 45.

После чтения всего пакета на выходе переполнения счетчика 4 появляется импульс, по которому обнуляется счетный триггер 6. Значение триггера 28 не изменяется ввиду присутствия на его D-входе уровня логического нуля.

B устройстве 80i информация поступает с шины 22 через магистральный усилитель 13 на входы блока 31 сравнения. Импульсы синхронизации с шины

25 через элемент И 38 поступают на синхровход счетчика 26 и вход 57 чте" ния блока 1. По импульсу происходит чтение слова из блока 1 на выходы 58.

По заднему фронту импульса увеличива " ется на единицу значение счетчика 26, определяющего адрес считваемой информации, которая поступает на другие информационные входы блока 31 сравне" ния. При первом несовпадении информации, передаваемой по шине 22 и считы-, ваемой из блока 1, на выходе блока 31 сравнения появляется единичный потен- ..7 1532939,8 циа л. f1o заднему фронту импульса си нхронизации триггер 30 переключается в единицу, выдавая в ЭВИ 81i сигнал прерывания по линии 52, свидетельствующий об ошибке в передаче. После

5 переполнения счетчика 26 на его выхо;де переполнения появляется импульс,,,который обнуляет триггер 29 и сбрасы:вает узел 7, в результате чего на линии 49 появляется единичный потенэ циал на шинах 23 и 24 появляется потенциал логического нуля, триггер 30 сбрасывается в ноль. ЭВИ 81i, получив .прерывание по линии 52, может повторить передачу пакета, проделав заново описанный цикл.

Блоки 1 и 2 буферной памяти (фиг.2) работают следующим образом..

Емкость блоков 1 и.2 задается количеством узлов 59, а разрядность разрядностью регистров 60.Адресация узлов осуществляется со входов 20 и 56, После выставления адреса на сост- 25 ветствующем выходе дешифратора 64 или

,65 появляется потенциал логической единицы, который через группу элементов ИЛИ 69 поступает на соответствующий вход группы элементов И 66. После 30 прихода импульса записи на вход 51 или 72 на соответствующем выходе (в зависимости от адреса) группы элемен тов ИЛИ 70 появляется импульс, кото рый поступает через соответствующий элемент группы элементов И 66 на вход синхронизации регис а 60 одного иэ каналов 59 в соответствии с адресаци- ей. Причем.при поступлении импульса записи на вход 51 запись осуществля- щ

,ется со входов 46 по адресу, задавае,.мому на входах 20, а при поступлении

:импульса записи на вход 72 запись информации происходит с входов 71 по адресу, задаваемому на входах 56.

Чтение информации осуществляется по дачей импульса чтения на вход 21 или

57. При этом при поступлении импульса чтения на вход .21 информация поступает на выходы 47 через группу, элементов И 62 соответствующего адресации с входов 20 узла 59, а при поступлении иипульса чтения на вход 57 инФормация поступает на выходы 58 через группу элементов И 63 соответствующего адресации с входов 56 узла 59. узел 7,(фиг.3} работает следующим образом, Запросы на захват общей магистрали поступают с входа запроса на D-вход триггера 75. Если на ширине 24 находится потенциал логического нуля, то при поступлений импульсов на вход синхронизации узла 7 происходит последовательное наращивание значения счетчика 73 ° Начальное значение счетчика 73 задается значением на выходах регистра 74, представляющего соответствующий приоритету устройства 80i набор логических нулей и единиц. Чем вышеприоритет устройства, тем большее двоичное значение находится на выходах регистра 74. Как только возникает переполнение счетчика 73, на его выходе переполнения возникает импульс, поступающий на С-вход триггера 75, переводя его в единичное состояние.

Триггер 75 выставляет на выход узла 7 единичный уровень, который через шину 24 поступает на входы запрета всех узлов 7 устройств 80 системы, тем самым производя начальную установку счетчиков 73 и блокируя их работу.

Сброс триггера 75 производится подачей сигнала на входы установки или освобождения. Таким образом, такая реализация узла 7 позволяет осуществлять захват общей магистрали только одному устройству 80i.

Дешифратор 9 адреса (фиг.4) обеспечивает, адресацию устройств 80 с общей магистрали. Код адреса устройства 80j задается регистром 77, йредставляющим набор нулей и единиц в зависимости ат адреса устройства 801.

Работа узла 76 сравнения синхронизируется импульсами, поступающими со входа синхронизации дешифратора 9.

При совпадении адреса устройства 80j задаваемого регистром 77, с информацией на входах дешифратора 9 на выходе узла 76 сравнения появляются импульсы, которые поступают на вход ; элемента И 79. Если блок 2 адресуемого устройства 801 свободен, то импульсы с выхода элемента И 79 поступают на С-вход триггера 78(D-вход в состоянии: логической единицы}, переключая его в единичное состояние.

Потенциал с выхода дешифратора адреса поступает на .шину 23 подтверждения. Сброс триггера 78 осуществляется подачей уровня логического нуля на вход запрета дешифратора адреса, который соединен с входом сброса триггера 78, 1532939

20 первые адресные входы первого и второго блоков буферной памяти соединены с выходами соответственно первого и второго счетчиков, выходы перепал- 40 нения которых соединены со счетными входами соответственно первого и второготриггеров, выходвторого триггера соединен с упра вляющим входом дешифратора адреса и с первым входом пер- 45 ваго элемента И, второй вход которого

3 соединен с выходами дешифратора адреса и с информационным входом четвертого магистрального усилителя, выход генератора импульсов соединен с синхро-.

50 входом узла захвата магистрали, о тл и ч а ю щ е е с я тем, что, с целью повышения достоверности передаваемой информации за счет обеспечения автоматической обратной передачи принятого устройством-передатчиком

Формула изобретения

1. Устройство для сопряжения ЭВИ с общей магистралью,. содержащее два блока буферной памяти, два счетчика, три триггера, узел захвата магистрали, генератор импульсов, дешифратор адреса, восемь магистральных усилителей, первый элемент И, первый элемент ИЛИ, два одновибратора, причем первый информационный вход-выход nepsoro магистрального усилителя соединен с информационным входом второго магистрального усилителя и является входом-выходом устройства для подключения к информационной шине общей магистрали, информационный вход . третьего магистрального усилителя соединен с информационным выходом четвертого магистрального усилителя и является входом-выходом устройства для подключения к шине подтверждения общей магистрали, информационный вход пятого магистрального усилителя соединен с информационным выходом шестого магистрального усилителя и является входом-выходом устройства для подключения к шине занятости общей магистрали, информацион1 ный вход седьмого магистрального усилителя соединен с информационным выходом восьмого магистрального усилителя и является входом-выходом устройства для подключения к шине синхронизации общей магистрали, при этом пакета данных устройству-передатчику, в устройство введены два счетчика, 15

35 два триггера, четыре элемента ИЛИ, шесть элементов И, блок сравнения, распределитель импульсов, причем выходы первого одновибратора и третьего триггера являются выходами устройства для подключения соответственно к первому и второму входам прерывания ЭВИ, информацирнный вход первого блока буферной памяти соединен с первым информационным выходом второго блока буферной памяти и является входом-выходом устройства для подключения к информационному входу-выходу

ЭВИ, выход четвертого триггера и первый вход второго элемента И являются, ся выходом и входом устройства для подключения соответственна к входу требования записи и к выходу требования передачи ЭВИ, вход записи первого блока буферной памяти соединен с первым входом первого элемента ИЛИ и является входом устройства для подключения к выходу записи ЭВИ, первый вход чтения второго блока буферной памяти соединен с первым входом второго элемента ИЛИ и является входом устройства для подключения к выходу чтения ЭВИ, установочный вход первого счетчика соединен с установочными входами второго, третьего, четверто" го счетчиков, узла захвата магистрали, с нулевыми входами первого, второго триггеров, с первыми нулевыми входами четвертого, пятого триггеров и является входом устройства для

1 подключения к установочному выходу

ЭВИ, при этом выход генератора импульсов соединен с синхровходом распределителя импульсов и с первым входом третьего элемента И, второй вход которого соединен с входом запуска первого одновибратора, с первым входом третьего элемента ИЛИ, и с выходом пятого триггера, второй нулевой вход которого соединен с выходом переполнения четвертого счетчика, выход которого соединен с вторым адресным входом второго блока буферной памяти, вход записи которого соединен с выходом первого элемента И и с вторым входом второго элемента ИЛИ, выход которого соединен со счетным входом второго счетчика, счетный вход первого счетчика соединен с выходом первого элемента ИЛИ, второй вход которого соединен с первыми входами четвертого и пятого элементов ИЛИ и с первым синхровыходом распределите15329 ля импульсов, второй синхровыход ко- .. торого соединен с вторыми входами четвертого и пятого элементов ИЛИ, выходы которых соединены соответственно с первым входом чтения перво5 го блока буферной памяти и с информационным входом восьмого магистрального усилителя, второй информационный .вход-выход первого магистрально!

О

ro усилителя. соединен с первым, вторым информационными. выходами первого блока буферной памяти, с вторым информационным выходом и информационным входом второго блока буферной памяти, с информационным входом дешифратора адреса, с первым информационным входом блока сравнения, втррой информационный вход и выход которого соединены соответственно с информационным выходом второго магист! рального усилителя и с информационным входом третьего т риггера, вь1ход третьего счетчика соединен с вторым адресным входом первого блока буфер- 2s ной памяти, второй. вход чтения которого соединен со счетным входом третьего счетчика, с выходом четвертого элемента И и с синхровходом третьего триггера, нулевой вход кото- ЗО рого соединен с разрешающим входом дешифратора адреса, с информационным выходом пятого магистрального усили" теля и с входом запрета узла захвата магистрали, выход которого соединен с первыми входами пятого, шестого элементов И; с информационным входом шестого магистрального усилителя и с первым входом четвертого элемента И, 40 второй вход которого соединен с

, третьим входом первого элемента И, с

1 информационным выходом седьмого ма гистрального усилителя и с первым входом седьмого элемента И, выход ко" торого соединен с входами запуска второго одновибратора, выход которого соединен с синхровходом дешифратора адреса, информационный выход третьего .магистрального усилителя соединен с

12 вторым входом седьмого элемента И, с управляющим входом распределителя импульсов, разрешающий вход которого соединен с выходом пятого элемента И, и с вторым входом. третьего элемента ИЛИ, выход которого соедийен с входом режима работы первого магистрального усилителя, разрешающий вход которого соединен с выходом шестого элемента И, второй вход которого соединен с третьим входом четвертого элемента И и с нулевым выходом перво.го триггера, единичный выход которого соединен с вторым входом пятого weмента И и с вторым входом второго элемента И, выход которого соединен с входом запроса. узла захвата магистрали, вход освобождения которого соединен с выходом переполнения третьего счетчика и с вторым нулевым входом четвертого триггера, счетный вход которого соединен с выходом переполнения первого счетчика, выход третьего элемента И соединен с третьим входом пятого элемента ИЛИ, со счетным входом четвертого счетчика и с вторым входом чтения второго блока буферной памяти, выход второго триггера соединен с информаЦионным входом пятого триггера, синхровход которого соединен с выходом переполнения второго счетчика.

2, Устройство по и.1, о т л ич а ю щ е е с я тем, что узел захвата магистрали содержит регистр, счетчик и триггер, причем счетный вход счетчика является синхровходом узла, установочный вход счетчика, первый, второй нулевые входы,. информационный вход и выход триггера является соответственно входом запрета, входом освобождения, установочным входом, входом запроса и выходом узла., при этом в узле захвата магистрали выход регистра соединен с информационным входом счетчика, выход переполнения которого соединен с синхровходом триггера.

1532939

ФигЛ

56 51 7Р

Фи. E

1532939

Фж1

Составитель С,Пестмал

Техред N.Õîäàíè÷ Корректор 0.Ципле г. -,.э-. ! редактор Т.Парфенова

Заказ 8101/54

Тираж бб8

Подписное

ВЙИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

В

Производственно-.издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

Устройство для сопряжения эвм с общей магистралью Устройство для сопряжения эвм с общей магистралью Устройство для сопряжения эвм с общей магистралью Устройство для сопряжения эвм с общей магистралью Устройство для сопряжения эвм с общей магистралью Устройство для сопряжения эвм с общей магистралью Устройство для сопряжения эвм с общей магистралью Устройство для сопряжения эвм с общей магистралью 

 

Похожие патенты:

Изобретение относится к вычислительной и измерительной технике и может быть использовано при построении вычислительных многопроцессорных систем и устройств управления контрольно-сигнальных управляющих систем

Изобретение относится к вычислительной технике и может быть использовано в управляющих вычислительных комплексах и информационно-измерительных системах с применением ЭВМ с интерфейсом "Общая шина" и внешних устройств, использующих другие интерфейсы

Изобретение относится к вычислительной технике и может быть использовано для построения многомашинных вычислительных систем

Изобретение относится к области вычислительной техники и может быть использовано в вычислительных системах обработки и подготовки данных

Изобретение относится к вычислительной технике и предназначено для сопряжения нескольких ЭВМ в однородную вычислительную систему с обшей магистралью, Це:1ью изобретения является повышение быстродействия

Изобретение относится к вычислиттгльной технике, в частности к устройствам для сопряжения ЭВМ с периферийными устройствами

Изобретение относится к вычислительной технике и может быть использовано для построения многомапинных вычислительных систем

Изобретение относится к вычислительной технике и может быть использовано в многомашинных или многопроцессорных вычислительных системах с магистральной структурой обмена информацией

Изобретение относится к вычислительной технике и может быть использовано в информационно-измерительных вьмислительных комплексах для подклю-

Изобретение относится к вычислительной технике, в частности к устройствам для передачи информации между центральным процессором и устройствами ввода-вывода, и может быть использовано в автоматизированных системах управления и системах сбора данных

Изобретение относится к области вычислительной техники и может быть использовано при построении вычислительных комплексов на периферийных устройствах (ПУ) общей шины стандарта DEC с управлением от ЭВМ со стандартной шиной ISA, например, от персональных или промышленных компьютеров (PC)

Изобретение относится к вычислительной технике и может быть использовано для обмена данными между управляющей ЭВМ и внешними устройствами в режиме реального времени

Изобретение относится к вычислительной технике и может быть использовано для обмена данными между управляющей ЭВМ и внешними устройствами в режиме реального времени

Изобретение относится к области драйверов компьютерных аппаратных устройств, в частности к системе и способу предоставления и обработки прерываний скорее в пользовательском режиме, чем в режиме ядра

Изобретение относится к вычислительной технике и может быть использовано для построения систем обмена информацией

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах, например, во встроенных системах управления и обработки информации

Изобретение относится к компьютерным системам с контроллерами прерываний

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых многомашинных вычислительных системах, комплексах и сетях

Изобретение относится к автоматике и вычислительной технике и может быть использовано в автоматизированных системах управления технологическими процессами для вывода информации из систем обработки данных в каналы связи

Группа изобретений относится к вычислительной технике и может быть использована для управления обработкой запросов прерывания. Техническим результатом является обеспечение возможности управления скоростью обработки прерываний. Сущность изобретений состоит в том, что контролируются ситуации, при которых прерывания адаптера переводятся в режим ожидания. С учетом прерывания, передаваемого на операционную систему, последующие прерывания подавляются на всех центральных процессорах в конфигурации. Операционная система обрабатывает прерывание, включая проверку и обработку указателей событий, о которых уведомляется, пока операционная система не прекращает блокировку. Это позволяет операционной системе контролировать число ожидающих прерываний и число процессоров, обрабатывающих эти прерывания. 2 н. и 8 з. п. ф-лы, 41 ил.
Наверх