Запоминающее устройство типа "очереди

 

Изобретение относится к вычислительной технике и может быть использовано для сопряжения вычислительных устройств с разным быстродействием. Цель изобретения - упрощение запоминающего устройства типа "очереди". Запоминающее устройство содержит блок памяти 1 с адресными входами записи и чтения 2, 3, информационными выходами записи и чтения 4, 5, информационными входами 6, блок 7 формирования адреса со входами управления чтением 8, 9 и записью 10, 11, первый и второй счетные триггеры 12, 13, инверторы блока записи 14, 15, первый и второй элементы И-НЕ 16, 17, элемент И 18, триггер 19 индикации окончания записи, состоящий из элемента И-ИЛИ-НЕ и инвертора, МОП-транзисторы 20-22 блока записи, нагрузочные элементы 23, 24 блока записи, вход 25 разрешения чтения, вход 26 разрешения записи, вход 27 начальной установки, информационный вход 28, выход 29 индикации окончания чтения, выход 30 индикации окончания записи. Запись и чтение информации могут осуществляться в произвольные моменты времени независимо друг от друга. Условия выполнения этих операций делают невозможным одновременную запись и чтение информации из одного и того же элемента памяти блока 1 и обеспечивают перед элементом памяти, в который осуществляется запись, как минимум, еще один очищенный элемент памяти, а перед элементом памяти, из которого осуществляется чтение, как минимум, еще один элемент памяти с записанной в него информацией. При чтении пустого запоминающего устройства или записи в заполненное устройство переходные процессы чтения или записи не будут завершены до тех пор, пока не пройдут соответственно процессы записи или чтения. 4 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

091 (111

А1 (51) 4 G 11 С 11/34

3ДЖВ.- И

Мй..1 : .. . - lKHkH

1 сL3aie (3 . З i lA

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCXOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

I (21) 4341367/24-24 (22) 09,12,87 (46) 30.12.89, Бюл. 11 48 (71) Ленинградский злектротехнический институт им. В.И.Ульянова (Лени-. на) (72) В.И,Варшавский, А.Ю.Кондратьев, В,Б,Иараховский и Б.С.Цирлин (53) 681,327.6(088,8) (56) Шигин А.Г., Дерюгин А.А. Цифровые вычислительные машины (Память

ЦВИ). М,: Энергия, 1975, с. 512, Авторское свидетельство СССР по заявке ll. 4176031/24-24, кл, С 11 С 11/34, 13,07.87.

2 (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО ТИПА

"ОЧЕРЕДИ" (57) Изобретение относится к вычисли" тельной технике и может быть использовано для сопряжения вычислительных устройств с разным быстродействием,.

Цель изобретения вЂ,упрощение sanoминающего устройства типа "очереди", Запоминающее устройство содержит блок памяти 1 с адресными входами записи и чтения 2, З,,информационными выходами записи и чтения 4, 5, информационными входами 6, блок 7 формирования адреса с входами управления чте нием 8, 9 и записью 10 ll первый и

1532977 второй счетные триггеры.12,,13 инверторы блока записи 14, 15, цервый и второй элементы И-HK 16, 17, элемент И 18, триггер 19 индикации окончания записи, состоящий иэ элемента

И-ИЛИ-HF и инвертора,.MOII-транзисторы 20-22 блока записи, нагруэочные элементы 23, 24 блока записи, вход

25 разрешения чтения, вход 26 pas" решения записи, вход 27 начальной ус,тановки, информационный вход 28, выход 29 индикации окончания чтения, выход 30 индикации окончания запи. си. Запись и чтение информации могут осуществляться в произвольные моменты времени независимо друг от друга. Условия выполнения этих операций делаИзобретение относится к вычислительной" технике и может быть использовано для сопряжения вычислительных устройств с разным быстродействием, 25

Цель изобретения — упрощение sanoъ минающего устройства типа очереди .

На фиг. l представлена структурная схема запоминающего устройства, на фиг. 2 — схема блока памяти; на фиг. 3 - 30 схема блока формирования адреса; на фиг,4 — пример реализации элемента памяти.

Запоминающее устройство соцержит блок 1 памяти с адресными входами

2, 3 записи и.чтения, информационными выходами 4, 5 записи.и.чтения, информационными входами 6, блок 7 формирования адреса с входами управле40 первый 1 2 и второй. 13 счетные триггеры, инверторы 14, l5 блока записи, первый 16 и второй 17 элементы

И-НЕ, элемент И 18, триггер 19 индикации окончания записи, состоящий 45 из элемента И-ИЛИ-НЕ и триггера, MOIIтранзисторы 20-22 блока записи, нагрузочные элементы 23, 24 блока записи, вход 25 разрешения чтения, вход 26 разрешения записи, вход 27 начальной установки, информационный вход 28, выход 29 индикации окончания чтения, выход 30 индикации окончания записи, Блок 1 памяти содержит элементы 31 памяти MOII-транзисторы 32-35 элементов

Э

55 выборки записи и чтения, нагрузочные элементы 36-39, МОП-транзисторы 40, 41 элементов записи. Блок 7 формирования адреса состоит из элементов 31 ют невозможным одновременную запись и чтение информации из одного и того же элемента памяти блока 1 и обеспечивают перед элементом памяти, в который осуществляется запись, как минимум еще один очищенный элемент. памяти, а перед элементом памяти, иэ которого осуществляется чтение, как минимум еще один элемент памяти с записанной в него информацией, При чтении пустого запоминающего устройства или записи в заполненное устройство переходные процессы чтения или.записи не будут завершены до тех пор, пока не пройдет соответственно процессы записи или чтения. 4 иа.

1 памяти блока 7, первых и вторых элементов И 42, 43 пар блока 7, MOII-транзисторов 44-47 групп блока 7.

Элементы 31 памяти блока l и блока

7 состоят из МОП-транзисторов 48, 49 и элементов 50, 51 нагрузки, Элементы

31 памяти блока 1 не требуют начальной установки, поэтому их. вход 27 начальной установки соединен с общей шиной.

Запоминающее устройство работает следующим образом.

Перед началом работы на вход 27 начальной установки (фиг,.l) подается высокий потенциал, B результате чего триггеры .12, l. 3 и все элементы 31 памяти блока 7 будут сброшены.в нулевое состояние (на их прямых выходах установятся низкие потенциалы, а на инверсных высокие), при этом, поскольку первый элемент памяти блока

7 имеет инверсное, включение, будем считать его нулевое состояние единичным. В исходном состоянии на входах

25-27 имеются низкие потенциалы, Тогда на всех выходах триггеров 12 и 13 будут установлены низкие потенциалы, на адресных шинах 2 чтения и,З запи- си — также низкие потенциалы, на разрядных шинах 4, 5 -„ sycoaHe на выхо дах 14-18 — низкие, и, следовательно, низкие потенциалы будут исходно и на выходах 29, 30. Такое состояние соответствует пустому (очищенному от информации) запоминающему устройству, Работа устройства начинается с записи информации в первый элемент 31,1

5 15 памяти блока 1. Для этого информация выставляется на вход 28 (фиг,1), а на вход 26 подается высокий потенциал, в результате чего переключается триггер 13 и на его выходе заема, т.е, на входе 10 блока 7, появляется высокий потенциал. Этот потенциал поступает на третий вход элемента 42. 1, и на затвор MOII-транзистора 44.1, который открывается, при этом низкий потенциал с выхода элемента 31.1 блока 7 через открытые МОП-транзисторы

4l,I и 46.1 поступит на инверсный вход выход элемента 31.2 блока 7, что вызывст переключение последнего в единичное состояние, и на его прямом входе — выходе установится высокий потенциал. который вызовет появление такого же потенциала на втором входе элемента 42,1, Поскольку на первом: входе этого элемевта также находится высокие потенциал, снимаемый с.инверсного выхода триггера 31.3, то элемент 42.1 сработает и на адресной шине 2,1 появится высокий потенциал, который откроет MOII-транзисторы 32,1 и 34.) элемента 31.1 памяти блока 1 (фиг.2), При этом низкий потенциал с одного из входов-выходов триггера

31.1 блока 1 поступит на одну из разрядных шин 4 записи, в результате чего переключится элемент 16 (фиг,l) ° и высокий потенциал с его выхода, пройдя через элемент 18, откроет

YOII-транзисторы 20 и 21, после чего переключится один из инверторов 14 или 15 и на одном из информационных, входов 6 появится высокий потенциал, который откроет один из MOII-транзис торов 40 или 41 (фиг.2), Если информация, записываемая в элемент 31.1 памяти блока l совпадает с хранимой в нем до этого, то процесс записи на этом заканчивается, в противном случае происходит переключение элемента

31,1 памяти блока 1, при котором низкий потенциал появляется сначада на обеих разрядных шинах 4 записи, а потом остается только на одной из них, В любом случае признаком окончания записи информации является совпадение высоких потенциалов на входе 6.1 и шине 4.0 или на входе 6.0 и шине 4,1, После этого произойдет переключение триггера 19 (фиг.l), в результате которого на выходе 30 появится высокий потенциал,,что является признаком окончания переход—

32977 6 ньж процессов в этой фазе записи.

После появления на выходе 30 высокого потенциала на входе 26 снова восстанавливается низкий потенциалр в результате чего на выходе элемента

18 и на выходе заема триггера 13 появляются низкие потенциалы. Низкий по" тенциал на выходе элемента, 18 закрывает ИОП-транзисторы 20 и 21, на входах инверторов 14 и 15 появляются высокие а на их выходах — низкие потенциалы, которые закрывают входные МОП- транзисторы 40 и 41 (фиг,2). Низкий потенциал на выходе заема триггера 13, т,е. на входе 10 блока 7, приводит к переключению элемента 42.1 {фиг.3) и появлению низкого потенциала на выходе

20 2.1 первого адреса записи. Закрываются ся МОП-транзисторы 32 и 34 первого . элемента памяти блока 1 (фиг,2)р на разрядных шинах 4 появляются, высокие потенциалы, на выходе элемента 16

25 (фиг.l) — низкий потенциал, в результате чего переключается триггер 19 и на выходе 30 появляется низкий потенциал, что является признаком окончания переходных процессов во второй

30 фазе записи. Таким образом, запоминающее устройство оказалось в состоянии, аналогичном исходному, с той лишь раз,ницей что в его первом элементе 31.1. памяти блока 1 записана информация, 35 элемент 31.2 памяти блока 7 и триггер

13 находятся в единичном состоянии, Следующая подача высокого потенциала на вход 26 вызовет появление высокого потенциала на выходе переноса

40 триггера 13, т.е. на входе 11 блока

7. Этот потенциал откроет МОП-транзистор 44.2 (фиг,3) и низкий потенциал с инверсного выхода элемента 31.2 блока 7 через открытые МОП-транзис45 торы 44.2 и 46.2 поступит на инверсный вход — выход элемента 31,3 блока

7, что вызовет переключение последнего в единичное состояние, которое вызовет срабатывание элемента 42,2, и

5р на адресной шине 2,2 записи появится высокий потенциал, Палее происходит запись информации во.второй элемент 31.2 памяти блока 1, и переходный процесс в устройстве завершается

55 появлением высокого потенциала на выходе 30 (фиг.l), После этого на входе 26 вновь вос станавливается низкий потенциал и устройство опять возвращается в со1 532977 с тояние, аналогичное исходному, однако теперь информация записана уже в первой и втором элементах памяти блока 1, в единичном состоянии будут .

s. ðèããåðû 31,1, 32,2 и 32,3 блока 7, а триггер 13 снова окажется в нулевом состоянии. Признаком завершения

Процесса возврата устройства в это . состояние является появление низкого

1 потенциала на выходе 30.

Для чтения информации на вход 25 одается высокий потенциал, в результате чего переключается триггер 12 и йа его выходе заема, т.е. на входе 8 блока 7, появляется высокий потенциал, который открывает МОП-транзистор

45.п, и низкий потенциал с прямого выхода элемента 31,п блока 7 через открытые МОП-транзисторы 45,11 и 47.п поступает иа инверсный вход — выход

> . Элемента 31.1 блока 7, вызывая нереключение триггера 31,1 блока 7, На прямом выходе этого триггера появляется высокий потенциал, который . приводит к срабатыванию элемента 43.п и появлению высокого потенциала на адресной шине 3. 1. чтения. Условием переключения триггера 31,1 блока 7

1 вляется единичное состояние триггера 31,2 блока 7, высокий потенциал прямого выхода которого открывает, МОП-транзистор 47,п т,е, необходимо, чтобы была предварительно записана информация в элемент памяти 31,1 блока 1 (без записи не может быть чтения). Высокий потенциал на адресной

Фине. 3.1, чтения открывает МОП-транзисторы 33,1 и 35,1 (фиг,2), низкий потенциал с одного из выходов элемента 31.1 памяти блока 1 поступает, на соответствующую шину 5,0 или 5.1, в результате чего на выходе элемента

17 (фиг.1), т.е. на выходе 29 устройства, появляется высокий потенциал, что является признаком окончания переходных процессов первой фазы чтения, После этого на входе 25 восстанавливается низкий потенциал, в результате чего на выходе заема триггера

1 2 появляется ниэкий потенциал, который, поступив на вход 8. блока 7, приводит к появлению высокого„потенциала на выходе элемента 43.п, т.е. на адресной шине 3.1 чтения, из-за чего закроются МОП-транзисторы 33.1 и 35.1 (фиг.?) и на обеих разрядных шинах 5 восстановятся высокие потенФормула изобретения

Запоминающее устройство типа ".очереди", содержащее блок памяти, состоящий из п элементов памяти, где п-информационная емкость устройства, первый и второй элементы И-НЕ, входы первого элемента И-НЕ соединены с пря40 мой и инверсной разрядными шинами за45 писи блока памяти, входы второго элемента И-НЕ соединены с прямой и. инверсной разрядными. шинами чтения блока памяти, элемент И-ИЛИ-НЕ, инвертор, выход которого является выходом признака окончания записи устройства, вход инвертора соединен с выходом элемента И-ИЛИ-НЕ, первый и второй входы первой группы которого соединены соответственно с выходами инвертора и.первого элемента И-НЕ, первый и второй входы второй группы элемента И-ИЛИ-НЕ соединены соответ" ственно с прямой разрядной шиной запи50

55 циалы, что вызовет появление низкого потенциала на выходе элемента 17 ,(фиг,1), т,е. на выходе 29 устройства, последнее является признаком окон«В. чания переходных процессов второй фазы чтения. По завершении этой фазы устройство находится в состоянии, аналогичном исходному, причем первый элемент 31.1 памяти блока 1 очищен, а триггер 12 находится в единичном состоянии.

Следующая подача высокого потенциала на вход 25 вызовет появление

15 высокого потенцивла на выходе переноса триггера 12, т.е. на входе 9 блока 7. При этом откроется МОП-транзистор 45,1 (фиг,3),и, если открыт транзистор 47.1, что соответствует еди20 ничному состоянию элемента 31.3 блока 7, то низкий потенциал с выхода элемента 3!.l блока 7 попадает на прямой вход - выход элемента 31,2 . блока 7 и переводит этот элемент в нулевое состояние, что вызовет чте- . ние из элемента 31.2 памяти блока

1, которое завершится появлением высокого потенциала на выходе 29 устройства, 30 После этого на.входе 25 снова socстанавливается низкий потенциал и устройство переходит в состояние, ана" логичное исходному,что завершается появлением низкого потенциала на

35 выходе 29.

9 15329 си блока памяти и первым информационным входом блока памяти, первый и второй вх6ды третьей группы элемента

И-ИЛИ-НЕ соединены соответственно с инверсной разрядной шиной записи бло5 ка памяти и вторым информационным входом блока памяти, элемент И, пер вый вход которого соединен с выходом первого элемента И-НЕ, второй вход которого является. входом разрешения записи устройства, выход второго элемента И-НЕ являетея выходом признака окончания чтения устройства, блок записи, состоящий из первого, второго и третьего МОП-транзисторов первого и второго нагрузочных элементов, первого и второго инвертбров, выходы первого и второго инверторов блока записи соединены с информацион- 20 ными входами блока памяти, входы первого и второго инверторов блока записи соединены с первыми выводами первого и второго нагрузочных элементов блока записи соответственно, вто- 25 рые выводы первого и второго нагрузочных элементов соединены с шиной питания устройства, истоки первого и второго МОП-транзисторов блока запйси соединены с входами первого и второ- ЗО го инверторов блока записи соответст" венно, затворы первого и второго ин-, верторов блока записи соответственно, затворы первого и второго МОП-тран- . зисторов соединены с выходом элемен- 35 та И, истоки первого и второго МОПтранзисторов соединены соответственно со стоком и затвором третьего МОПтранзистора блока записи, затвор которого является информационным входом устройства, исток третьего МОПтранзистора соединен с шиной нулевого потенциала устройства, первый и второй триггер, вход синхронизации первого триггера является входом разре- 45 шения чтения устройства, вход синхронизации второго триггера соединен с вторым входом элемента И и является входом разрешения записи устройства, входы начальной установки триггepos объединены и являются соответствующим входом устройства, блок формирования адресов, состоящий из и элементов памяти, входы начальной установки которых соединены с входами начальной установки устройства, и групп МОП-транзисторов, и пар элемен" тов И, выходы первых элементов И &й

77

10 пары (i=0,1,...n) соединены с соот— ветствующими входами записи блока па- мяти, истоки первого и второго МОПтранзисторов i-й группы блока формирования адресов соединены со стоками третьего и четвертого МОП-транзис" торов соответственно i-Й группы блока формирования адресов, инверсный и прямой входы-выходы i-го элемента памяти блока формирования адресов (i=2,ï) соединены со стоками первого и второго MOH-транзисторов соответственно iòé группы блока формирования адресов, истоками третьего и четвертого MOII-транзисторов i-й группы блока формирования адресов, с затворами третьего и .четвертого МОП-транзисторов (i-, 2)-й группы блока формирования адресов и с первыми входами второго и первого элементов И соответственно.(i-1)-й группы и вторыми входами первого и второго элементов И соответственно (1-2)й группы блока формирования адресов, третьи входы первых и вторых элементов И нечетных пар блока фьрмирования адресов соединены соответственно с выходами заема второго и первого триггеров, выходы переноса которых соединены с третьими входами первого и второго элементов И соответственно четных пар блока формирования адресов, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, инверсный и прямой входы-выходы первого элемента памяти блока формирования адресов соединены со стоками второго и первого МОП-транзисторов соответственно первой группы, истоками четвертого и третьего МОП-траызисторов соответственно и-й группы, затворами четвертого и третьего МОП-транзисторов соответственно (n-1)-й группы блока формирования адресов и с первыми входами первого и второго элементов И соответственно п-й и вторыми входами второго и первого элементов

И соответственно (и-1)-й пар блока формирования адресов, выходы вторых элементов И и-й пары блока формирования адресов (i=1, и-1) соединены с (i+1)-ми входами чтения блока памяти, выход второго элемента И и-й пары блока формирования адресов соединен с первым входом чтения блока памяти.

1532977

1532977

Составитель lO.Ñû÷åâ

Редактор А,Маковская Техред M.дидык Корректор M,Øàðoøè

Заказ 8105/56 Тираж 558 Подписное

Р"ИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101

Запоминающее устройство типа очереди Запоминающее устройство типа очереди Запоминающее устройство типа очереди Запоминающее устройство типа очереди Запоминающее устройство типа очереди Запоминающее устройство типа очереди Запоминающее устройство типа очереди 

 

Похожие патенты:

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано при создании линий задержки , функционально законченных интегральных схем на приборах с зарядовой связью (ПЗС)

Изобретение относится к способам программирования запоминающего устройства и позволяет обеспечить одновременный контроль пороговых уровней при выполнении двухуровневого или многоуровневого программирования

Изобретение относится к энергонезависимой памяти и способам ее программирования

Изобретение относится к программируемым постоянным запоминающим устройствам типа электрически стираемого ПЗУ (ЭСППЗУ)

Изобретение относится к полупроводниковому запоминающему устройству с множеством запоминающих ячеек и применяется преимущественно в картах со встроенной микросхемой, таких как карты-удостоверения, кредитные карты, расчетные карты и др

Изобретение относится к постоянному запоминающему устройству и способу его управления

Изобретение относится к устройствам и структурам интегральной микроэлектроники, в частности к интегральным ячейкам статической памяти и оперативным запоминающим устройствам БИС и ЭВМ
Наверх