Матричный процессор

 

Изобретение относится к области вычислительной техники, в частности к устройствам для обработки больших массивов данных изображений. Цель изобретения - повышение быстродействия за счет предварительной оценки активности элементов массива информации и исключение из процесса обработки неактивных элементов одновременно с обработкой предыдущей порции активных элементов. Цель достигается тем, что матричный процессор содержит блок 1 ввода-вывода, блок 2 задания формата, двунаправленный коммутатор 3, блок 4 флагментации, блок 5 опережающей подготовки данных , узел 6 сдвига, блок 7 распознования активных элементов кадра, матрицу 8 размером N <SP POS="POST">.</SP> N, где N - линейный размер обрабатываемого кадра, элементов И, блок 9 памяти, матрицу размером N <SP POS="POST">.</SP> N узлов обработки, блок 11 буферных повторителей, первый 12 и второй 13 блоки управления. 5 з.п. ф-лы, 18 ил.

СОЮЗ СОВЕТСКИХ

СоцИАлистичесних

РЕСПУБЛИК

А1 (19) (И) (51) 5 С 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ A+IT СССР

1 (21) 4342671/24-24 (22) l4.12.87. (46) 07.01.90. Бюл. В." 1 (71) Специализированное проектно-конструкторское бюро автоматизированных систем управления "Кибернетика" (72) Б.М.Коробкин и А.В,Ситников (53) 681.32(088.8) (56) Патент СИЯ I" 4115401, л. С 06 F 7/Oo, 1980 °

Явторское свидетельство СССР

Ю 1354204, кл. G 06 F 15/16, 1986. (54) ИЯТРИЧНЕ(Й ПРОЦЕССОР (57) Изобретение относится к области вычислительной техники, в частности к устройствам для обработки больших массивов данных изображений. Цель изобретения - повышение быстродейст2 вия за счет предварительной оценки активности элементов массива информации и исключения из процесса обработки неактивных элементов одновременно с обработкой предыдущей порции активных элементов. Цель достигается тем, что матричный процессор содержит блок 1 ввода-вывода, блок 2 задания формата, двунаправленный коммутатор 3, блок 4 фрагментации, блок 5 опережающей подготовки данных, узел б сдвига, блок, 7 распознавания активных элементов кадра, матрицу 8 размером

N х N, где N - линейный размер обрабатываемого кадра, элементов И, блок 9 памяти, матрицу размером N x N узлов обработки, блок I1 буферных повторителей, первый \2 и второй t3 ело- Q) ки управления. 5 з,п. ф-лы, 18 ил.

С:

1534466

Изобретение относится к вычислительной технике и может быть использовано для обработки массивов данных, в частности для цифровой обработки изображений.

Целью изобретения является повышение быстродействия устройства.

На фиг.1 приведена схема матричного процессора; на фиг.2 - схема блока 10 задания Формата; на фиг.3 — схема . двунаправленного коммутатора; на фиг.4 - схема блока фрагментации; на фиг.5 - схема блока опережающей подготовки данных; на фиг.б - схема узла сдвига; на фиг.7. - схема коммутационного элемента; на фиг.8 - схема блока распознавания активных элементов кадра; на фиг.9 - схема узла распознавания; на фиг. 10 - схема матрицы 0 элементов И; на фиг.11 - схема блока памяти; на фиг,12 — схема матрицы узлов обработки; на фиг.13 - схема блока буферных повторителей; на фиг. 14 структура матрицы данных; на Фиг.15 2g структура фрагментов матрицы данных; на фиг, 16 - структура строки фрагмента матрицы данных; на фиг.17 - структура вводимого фрагмента матрицы данных с полной окрестностью; на Фиг.18 - 30 структура обрабатываемого фрагмента после выполнения операции, связанной

N - u с анализом окрестности при „ 1, Иатричный процессор содеРжит блок

1 ввода-вывода, блок 2 задания формата, двунаправленный коммутатор 3, блок 4 фрагментации, блок 5 опережающей подготовки данных, узел 6 сдвига, блок 7 распознавания активных 40 элементов, матрицу 8 элементов И, блок 9 памяти, матрицу 10 размером и х и узлов обработки, блок 11 повторителей, первый 12 и второй 13 блоки управления, информационный вход-выход 4

14 матричного процессора, информационный вход-выход (шина) 15, информационный вход 16 двунаправленного коммутатора, информационные входы-выходы 17 и 18, выход l9 второго блока управления, информационные входы-выходы 20-22, информационный вход 23 блока памяти, выкод 24 двунаправленного коммутатора, выход 25 блока фрагментации, информационные входы-выхо" ды 26 и 27, выходы 28-30 второго бло55 ка управления, выходы 31-34 первого блока управления, выход 35 второго блока управления, информационный вход. выход 36, выход 37 второго блока упРавления, информационный вход-выход

38, выход 39 второго блока управления, вход 40 блока повторителей и выход 41 блока повторителей.

Блок 2 задания формата состоит из двух одинаковых узлов 42 и 43. Узел

42 содержит элемент НЕ 44, счетчик 45 . адреса, сдвигающий регистр 46, первый 47 и второй 48 приемопередатчики и элемент 49 памяти. двунаправленный коммутатор 3 содержит два приемопередатчика 50 и 51 и элемент НЕ 52.

Блок 4 фрагментации содержит первый сдвигатель 53, представляющий собой группу из сдвиговых регистров, и второй сдвигатель 54, представляющий собой группу сдвигающих регистров.

Блок 5 опережающей подготовки данных содержит с первого по четвертый ключи 55-58, первый 59 и второй 60 приемопередатчики, элемент НЕ 61 и узел 62 сдвига.

Узел 62 сдвига содержит матрицу размером Н х N коммутационных элементов 63, Коммутационный элемент 63 содержит мультиплексор 64, триггер 65 и демуль" типлексор 66.

Блок 7 распознавания активных элементов кадра содержит матрицу разме ром и х и узлов 67 распознавания.

Узел 67 распознавания содержит приемопередатчик 68, элемент 69 задержки, сумматор 70 по модулю два, элемент ИЛИ 71 и триггер 72.

Матрица элементов И содержит n элементов И 73.

Блок 9 памяти содержит матрицу узлов 74 памяти. т

Матрица узлов обработки содержит и узлов 75 обработки.

Блок 11 буферных повторителей содержит N буферных повторителей 76.

Иатрица размером И х И элементов данных содержит фрагменты 77-85, каждый из которых имеет формат и х и элементов данных. Фрагменты 77-85 нумеруются сверху вниз номером горизон-. тального ряда i и номером вертикального ряда j слева направо,,Так, первый вертикальный ряд (j 1) фрагментов 77-79 имеет номера горизонтальных рядов от i 1 для фрагмента 77 до

i N/à дря фрагмента 79. Второй вертикальный ряд (j 2) фрагментов 8082 имеет номера горизонтальных рядов

34466

35

55

5 15 также от i = 1 до i = И/и, и т,д.

Всего в матрице содержится И/и вертикальных рядов Фрагментов, т.е. j

1, 2, ..., И/п.

Каждый Фрагмент 77-85 содержит и строк 86-88, которые являются наименьшими адресуемыми ячейками элемента 49 памяти. Следовательно, в каждом

j -м вертикальном ряду Фрагментов в матрице данных содержится М строк.

Строки в матрице данных нумеруются и адресуются целыми числами в порядке возрастания сверху вниз и слева направо. Таким образом, строки, образующие данный Фрагмент с номером имеют следующие адреса, .Для строки 87

Для строки 88 Фрагйента A"8 A" +

+ (п-1).

В общем виде для К-й сверху строки Фрагмента, расположенного в i-u горизонтальном ряду и e j-м верти"

KBflbHoM ряду Фрагментов матрицы данных, имеют А"„ = (i — 1) И + (j — 1) Х хп+ (К- 1)., Каждая строка 86-88 содержит и элементов 89-91. данных °

Полная окрестность Фрагмента содержит верхне-левую 92, левую 93, нижне-левую 94, верхнюю 95, нижнюю 96, верхне-правую 97, правую 98 и нижнеправую 99 окрестности.

Для элементов 100-111 результат выполнения операции, связанной с ана,лизом полной окрестности, недостоверен в связи с отсутствием для этих элементов полной информации об их окрестностных элементах данных. Достоверная часть результирующего фраг. мента ограничена приграничными элементами 112-115 данных и не включает граничные элементы 100-111 данных.

Матричный процессор работает сле дующим образом

Исходная .информация поступает с блока 1 ввода-вывода по линии 17 в блок 2 задания формата. К этому моменту блок.12 управления открывает приемопередатчик 48 в направлении приема информации по линии 17, устанавливает сдвигающий регистр 46 в pe" жим сдвига, открывает приемопередатчик 47 в направлении приема информации, устанавливает элемент 49 памяти в режим записи, производит запись в счетчик 45 адреса А „" = (х — 1)М +

+ (j — 1)п+ (K- 1) °

Затеи в регистр 46 записывается информация, поступающая из приемопе" редатчика, и производится запись сформированной в регистре 46 строки фрагмента в элемент 49 памяти по установленному в счетчике 45 адресу.

После этого блок 12 управления осуществляет запись следующего адреса в счетчик 45 и повторяет процедуру формирования следующей строки с последующей ее записью в элемент 49 памяти. После завершения загрузки элемента 49 памяти приемопередатчик 48 закрывается, а приемопередатчик 47 открывается в направлении приема информации по линиям 20. Элемент 49 памяти переводится в режим считывания, а в счетчик 45 записывается адрес первой строки верхней окрестности первого (i = 1) фрагмента первого вертикального ряда () = 1), который затем в процессе считывания строк верхней окрестности фрагмента, строк соб- ственно фрагмента и строк нижней окрестности фрагмента получает приращение N + (2ЬИ - 1) раз, после чего в счетчик 45 производится запись адреса первой строки верхней окрестности первого (i = 1) фрагмента второго вертикального ряда (j = 2), и т.д.

После считывания значений первого (i = 1). фрагмента последнего (j

М

= -) вертикального ряда с его верхнеи

N и нижней окрестностью в счетчик 45 записывается адрес первой строки верхней окрестности второго (i = 2) Фрагмента первого вертикального ряда (j = 1). Информация считывания с элемента 49 памяти по группе линий 20

40 поступает в двунаправленный коммута, тор 3. При этом приемопередатчик 51 закрыт, а приемопередатчик 50 откры(вается в направлении приема информации по группе линий 20 и передачи ее по группе выходов 24 в блок 4 фрагментации. В блоке 4 фрагментации сдвигатель 53 удерживается в исходном состоянии сигналом сброса в течение времени поступления строк фрагментов первого вертикального ряда j = 1 и их верхних и нижних окрестностей, Строки входящей информации поступают по группе выходов 24 из N линий на входы сдвигателя 54. Первые

0 + АМ импульсов тактирования осуществляют заполнение N + 2ДИ регист- ров сдвигателя 54 tJ + 2611 строками первого (i = 1) Фрагмента первого вертикального ряда (j = 1), после

1534466 чего снимается сигнал сброса сдвигателя 53. На этом завершается процедура предварительной загрузки блока 4 фрагментации. При поступлении по линиям 24 N + 2 ЛИ строк следующего .Фрагмента с выходов последнего регистра сдвигателя 54 последовательно выдаются N + 2hN строк первого

Фрагмента, с выходов сдвигателя 53 выдаются нулевые значения верхне-левой и нижне-левой окрестностей первого фрагмента. Такии образом, с выходов блока 4 Фрагментами по линиям 25 на входы блока 5 опережающей подготовки данных поступают значения строк

Фрагментов с полной сформированной окрестностью. При этом элементы блока 5 опережающей подготовки данных устанавливаются блоком 12 управления в следующее состояние: приемопередат" чики 59 и 60 устанавливаются в режим ввода фрагмента в узел сдвига либо с нижне-левого, либо с верхне-правого краев. В соответствии с этим же направлением открываются верхне-левая, левая, нижне-левая, верхне-правая, правая и нижне-правая окрестности вводимого фраrмента, Выбор нижнего или левого, либо верхнего или правого края узла 62 сдвига для ввода информации осуществляется установкой соответствующего кода направления на управляющем входе коммутационного элемента, одинакового для всех коммутационных элемен- З5 тов 63 узла 62 сдвига.

Ввод Фрагмента с полной окрестностью в узел 62 сдвига осуществляется записью информации, поступающей череэ соответствующий коду направле- 40 ния вход мультиплексора 64 в D-триггер 65 всех кромочных коммутационных элементов 63 соответствующего края узла 62 сдвига, и последующим параллельным сдвигом записанной информации <5 через демультиплексоры 66 в соседние ячейки узла 62 сдвига, соответствующие коду направления сдвига.

Через N + 25N тактов сдвига ввод фрагмента с его полной окрестностью 50 завершается и все коммутационные элементы 63 переводятся в состояние выдачи информации. В результате узел

62 сдвига выставляет на линии шины 15 значения scex элементов фрагмента, 55 а на линии 21 - значения всех элементов полной окрестности фрагмента.

Информация с шины 15 записывается в узел 6 сдвига вместе с полной окрестностью, поступающей по линиям 21 и в блок 9 памяти, а блок опережающей подготовки данных сразу же приступает к вводу следующего фрагмента с его полной окрестностью.

Узел 6 сдвига принимает значения элементов фрагмента, поступающие по линиям 15 на выходы группы центральных коммутационных элементов 63, и значения полной окрестности Фрагмента, поступающие по линиям 21 на входы группы кромочных коммутационных элементов 63 в соответствии с установленным для этих ячеек кодом направления, которые фиксируются в D-триггерах 65.

Затем в узле- 6 сдвига производится серия сдвигов обхода значений окрестности. Для значений ближайшей окрестности эта серия представляет следующую последовательность: сдвиг на один шаг вверх, сдвиг на один шаг вправо, сдвиг на два шага вниз, сдвиг на два шага влево, сдвиг на два шага вверх.

В результате в каждый коммутационный элемент 63 центральной группы ячеек узла 6 двумерного сдвига поочередно записываются значения элементов фрагмента, составляющие ближайшую окрестность элемента, записанного в этот элемент первоначально.

После каждого шага серии сдвигов обхода значений окрестности все коммутационные элементы 63 центральной группы узла 6 сдвига выдают значения элементов окрестности на шину 15. Значения окрестности элементов фрагмента по шине 15 поступают в блок 7 распознавания активных элементов кадра и в блок 9 памяти, где производится их фиксация. Блок 7 распознавания активных элементов принимает значения окрестности элементов Фрагмента по линиям шины 15 на входы узлов 67 распознавания, Узлы 67 к данному моменту устанавливаются блоком 13 управления в следующее состояние: приемопередатчик 68 открыт в направлении приема поступающих значений 107, 108) 109 окрестности. Элемент 69 задержки Фиксирует каждое значение 107, 108, 109 окрестности и задерживает его на выходе до момента фиксации следующего значения окрестности ° Блок 70 сравнивает задержанные значения 113, 114, 115 с текущими значениями 107, 108, 109. При наличии неравнозначности хотя бы в одной паре текущего и предыдущего значений во всей группе ок1534466 рестностных элементов результат сравнения фиксируется в аккумуляторе, образованном триггером 72 (триггером результата распознавания) и элементом ИЛИ 71, и сохраняется до конца процедуры распознавания. При этом для предотвращения записи в аккумулятор недостоверного значения результата сравнения, возникающего в момент

1О поступления первого элемента окрестности 107, триггер 72 памяти результата распознавания удерживается на это время в исходном состоянии уровнем 111 сброса. После завершения вы15 полнения процедуры распознавания приемопередатчик 68 переводится в состояние приема зйачения результата распознавания, Таким образом, блок 7 распознавания активных элЕментов Формирует двумерный массив битов активности, отмечающих элементы фрагмента, имеющие информативную окрестность, т.е. окрестность, содержащую неравно: значные элементы. Элементы фрагмента, 25 имеющие неинформативную окрестность, содержащую только однозначные элементы, являются неактивными и битами активности не отмечаются.

Сформированный массив битов активности с блока 7 по шине 15 передается ЗО в блок 9 памяти, где Фиксируется и передается по линиям 38 в матрицу 10 узлов обработки, В матрице 10 узлов обработки при помощи блока фиксации обнуления мат- 35 рицы производится оценка активности всего Фрагмента. Если массив битов активности Фрагмента состоит из одних нулей, фрагмент является неактивным, т.е. обработке не подлежит; если в 40 массиве есть хотя бы один бит активности, фрагмент является активным.

Аналогичным образом непрерывно, один за другим, вводятся следующие фрагменты, осуществляются процедура обхо- 45 да окрестности каждого, формирование массива битов активности каждого, оценка активности каждого Фрагмента и запись собственно каждого Фрагмента, его массивов значений окрестности 50 и его массива битов активности в блок

9 памяти. Причем, если в результате определения активности фрагмента выясняется, что он неактивен и обработке не подлежит, блоки 13 и 12 управления организуют его пересылку из блока 9 памяти по линиям шины 15 в блок

5 опережающей подготовки данных, а на место его размещения и размещения его массивов окрестности и битов активности в адресном пространстве блока 9 памяти записываются следующий

Фрагмент и, соответственно, его массивы окрестности и битов активности.

Вывод результирующего фрагмента с блока 5 опережающей подготовки данных совмещается во времени с вводом очередного фрагмента, так как при вводе очередного фрагмента сдвигом в узел

62 через один из его краев с соответ" ствующих выходов коммутационных элементов 63 противоположного края выталкиваются строки выводимого резуль-, тирующего Фрагмента, которые через соответствующий приемопередатчик 59 или 60 по линиям 16 через свободный приемопередатчик 50 или 51 поступают в элемент памяти узла 43 блока 2 задания формата, где записываются по адресам, соответствующим адресам исходного считывания этого фрагмента из элемента 49 памяти блока 2 задания Формата. Одновременно с этим процессом с исключением моментов времени занятости матрицы узлов обработки определением активности фрагментов производится процедура упаковки активных элементов очередных Фрагментов в подлежащую обработке порцию данных с последуюцим выполнением очередного этапа алгоритма обработки одновременно всех упакованных в порцию активных элементов целого ряда фрагментов. Процедура упаковки порции данных складывается из подготовки группы рабочих масок активности данной группы активных фрагментов, масок активных остатков и компоновки порции данных. Подготовка группы масок активных остатков производится следующим образом.

Массив битов активности первого фрагмента данной группы активных фрагментов считывается с блока 9 памяти по. линиям 38 и вводится в матрицу 10, где элементы данного массива фиксируются в аккумуляторах узлов 75 обработки. Затем считывается массив битов активности второго фрагмента данной группы активных фрагментов и в матрице 10 выполняется конъюнкция соответствующих значений этих массивов. Результат конъюнкции, являющийся маской активного остатка второго фрагмен. та, проверяется на равенство нулю, выводится из матрицы 10 по линиям 38 и фиксируется в блоке 9 памяти, после чего в матрице 10 выполняется дизъюнкция соответствующих значений этих же

Р 1l 1534466

12 массивов битов активности первого и второго фрагментов с фиксацией резуль тата в аккумуляторах узлов 75 обработки, После этого с блока 9 памяти считывается массив битов активности

5 третьего активного фрагмента и выполняется конъюнкция его соответствующих значений и значений содержимого аккумуляторов матрицы 10, Результат конъюнкции, являющийся маской активного остатка третьего фрагмента, проверяется на равенство нулю и фиксируется в блоке 9 памяти, после чего в матрице 10 выполняется дизъюнкция соответствующих значений массива битов активности третьего Фрагмента и содержимого аккумуляторов, результат которой заносится в аккумуляторы узлов 75. Эта процедура продолжается с четвертым, пятым и т.д. фрагментами аналогичным образом до момента появления критерия достаточности, которым может служить в простейшем случае установленное максимальное число неравных нулю активных остатков, подсчитываемых блоком 13.

После достижения критерия достаточности блок 13 приступает к подготовке рабочих масок активности данной группы активных фрагментов, для чего поочередно выполняет функцию неравнозначности элементов массивов битов активности с элементами соответствующих масок остатков данной группы активных фрагментов в матрице 10 с фик- З5 сацией полученных рабочих масок активности в блоке памяти. Далее массив битов активности первого фрагмента поступает из матрицы элементов и по линиям 23 в блок 9 памяти. Одновремен.40 но блок 13 осуществляет считывание первого фрагмента с блока 9 памяти по линиям 38 в матрицу 10, где значения его элементов фиксируются в аккумуляторах узлов 75 обработки. При этом элементы считываемого фрагмента, не отмеченные битом активности, не считываются, и вместо них в матрицу 10 поступают нулевые значения. После этого блок 13 осуществляет аналогичное 50 маскирование соответствующей рабочей маской активности считывания с блоков 9 памяти следующего фрагмента данной группы, ввод результата маскирования в матрицу 10, дизъюнкцию его y значений с соответствующими значениями, содержащимися в аккумуляторах узлов обработки, и фиксацию полученного результата в те же аккумуляторы. Таким образом, производится логическое сложение неперекрывающихся активных зон фрагментов данной группы. Области перекрытия активных зон вместе с неактивными зонами отсекаются соответствующими масками активности всех фрагментов данной группы за исключечением первого фрагмента, для которого массив битов активности одновременно является рабочей маской активности, т.е. он не имеет активного остатка. После выполнения процедуры компоновки порции данных блок

13 при помощи матрицы 10 и блока памяти выполняет процедуры данного этапа обработки. Затем, аналогично используя те же рабочие маски активности и матрицу 8, блок 13 поочередно распределяет обработанные зоны фрагментов данной группы записью по соответствующим адресам ячеек блока 9 памяти. Непосредственно после этого блоки 12 и 13 обеспечивают пересылку фрагментов, прошедших обработку и не имеющих необработанных активных остатков, что характеризуется равенством нулю их масок активных остатков, с блока 9 памяти по линиям шины 15 в блок 5 опережающей подготовки данных, откуда они выводятся в элемент памяти узла 43. Одновременно оставшиеся необработанные активные остатки недообработанных фрагментов подвергаются повторной процедуре упаковки. При этом маски этих активных остатков используются как массивы битов активности для оставшихся недорабо танных фрагментов первой группы. Кроме того, в процессе повторной упаков" ки оставшиеся фрагменты первой группы дополняются следующими не проходившими обработку фрагментами до выполнения критерия достаточности.

Полученная совокупность Фрагментов является второй группой фрагментов, образующих вторую порцию данных, подлежащих обработке. Аналогичным образом процедуры обработки данного этапа выполняются над всеми фрагментами матрицы данных. Упаковка и обработка оставшихся активных остатков последней группы Фрагментов матрицы данных повторяется до момента их полной обработки, после чего блоки 12 и 13 переходят к следующему этапу обработки Фрагментов матрицы данных. При этом исходная .информация считывается через соответствующий приемопередатчик 50 или 51 с элемента памяти того узла 42

1534 или 43, в котором зафиксирован результат предыдущего этапа обработки.

После выполнения всех этих этапов обработки результирующая информация, находящаяся, например, в элементе 49 памяти, выводится на блок 1 ввода-вывода.

4бб

14 ответственно к первому, второму и третьему управляющим входам блока опережающей подготовки данных, первая группа из и информационных входоввыходов которого подключена соответственно к первой группе из n информационных входов-выходов узла сдвига, соответственно к и информационным входам-выходам распознавания активных элементов кадра, соответственно к и входам матрицы элементов И и соответственно к первой группе иэ n информационных входов — выходов блока памяти, вторая группа из и информационных входов — выходов которого подключена соответственно к n информационным входам-выходам матрицы узлов обработки, выходы с первого по и -й которой подключены к входам блока буФерных повторителей, выход которого подключен к входам режима первого и второго блоков управления, вторые инФормационные входы-выходы .которых объединены и подключены к управляющему входу-выходу матричного процессора, вторая группа из (И вЂ” и ), где N - линейный размер фрагмента обрабатываемого кадра с окрестностью, информационных входов-выходов блока опережающей подготовки данных подключена соответственно к второй группе из (И вЂ” и ) информационных входоввыходов узла сдвига, третья группа из И информационных входов-выходов узла сдвига объединена с четвертой и пятой группами no N информационных входов-выходов в каждой узла сдвига и подключена соответственно к шестой группе из И информационных входов-выходов узла сдвига, выходы с первого по и -й матрицы элементов И подключены соответственно к информационным . входам с первого по n -й блока памяти, второй и третий выходы второго блока управления подключены соответственно к первому и второму управляющим входам узла сдвига, с четвертого по шестой выходы второго блока управ" ления подключены соответственно к первому, второму и третьему управляющим входам блока распознавания активных элементов кадра, седьмой выход второго блока управления подключен к управляющему входу матрицы элементов

И, с восьмого по тринадцатый выходы второго блока управления подключены соответственно к первому, второму, третьему управляющим входам первой группы и к первому, второму и третьеФормула изобретения

1О

Матричный процессор, содержащий блок ввода-вывода, двунапра вленный коммутатор, блок фрагментации, первый и второй блоки управления и матрицу размером и х и узлов обработки, где . и — линейный размер фрагмента обрабатываемого кадра, причем с первого по третий выходы первого блока управления подключены соответственно к уп20 равляющим входам с первого по третий двунаправленного коммутатора, четвертый и пятый выходы первого блока управления подключены соответственно к первому и второму управляющим входам блока фрагментации, информационный вход которого подключен к выходу двунаправленного коммутатора, первый выход второго блока управления под" ключен к управляющему входу матрицы узлов обработки, первый информацион" ный вход-выход первого блока управления подключен к первому информацион. ному входу-выходу второго блока уп" равления, отличающийся тем, что, с целью повышения быстро- З« действия устройства, в него введены блок задания формата, блок опережающей подготовки данных, узел сдвига, блок распознавания активных элементов кадра, матрица размером и х и элемен- 40 тов И, блок памяти и блок буферных повторителей, при этом выходи с шестого по двенадцатый первого блока управления подключены к управляющим вхо" дам с первого по пятнадцатый блока 45 задания Формата, с первого по третий информационные входы-выходы которого подключены соответственно к первому и второму информационным входам-выходам двунаправленного коммутатора, ин- 59 формационный вход которого подключен к выходу блока опережающей подготовки данных, с первого по третий информационные входы которого подключены соответственно к первому, втоРому и «5 третьему выходам блока фрагментации данных, двадцать первый, двадцать второй и двадцать третий выходы пер вого блока управления подключены сому управля< щии яхт дам Вт< рой группы блока памяти.

2. Процессор по п,l, и т л и л а ю шийся тем, что блок задания

5 формата содержит два счетчика, два узла памяти, два сдвигающих регистра, два элемента llE и две группы по два приемопереда тчика в каждой, причем первый и второй информационные входы- 10 выходы блока подключены соответственно к информационным входам-выходам первого и второго приемопередатчиков первой группы, первый управляющий вход блока подключен к входу сдвига перво" го сдвигающего регистра и к первому управляющему входу первого приемопередатчика первой группы, второй управляющий вход блока подключен к входу сдвига второго сдвигающего регистра

И к первому управляющему входу второго приемопередатчика первой группы, третий управляющий вход блока подключен к управляющему входу первого приемопередатчика втоРой группь< и к вхо 2 ду первого элемента НЕ, выход которого подключен к второму управляющему входу первого приемопередатчика первой группы, четвертый управляющий вход блока подключен к управляющему входу второго приемопередатчика второй группы и к входу второго элемента НЕ, выход которого подключен к второму управляющему входу второго . приемопередатчика первой группы, пятый управляющий вход блока подключен к информационным входам первого и второго счетчиков, выходы которых подключены соответственно к адресным входам первого и второго узлов памяти, управляющие входы с шестого по

40 пятнадцатый блока подключены соответственно к входам записи-чтения первого и от< рого узлов памяти, к входам синхронизации первого и второго узлов памяти, к входам синхронизации первого и второго счетчиков к счетным входам первого и второго счетчиков и к входам синхронизации первого и второго сдвигающих регистров, выход переноса первого сдвигаю- 50 щего регистра подключен к информационному входу первого приемопередатчика первой группы и к первому информационному входу первого приемопередатчика второй группы, выход переноса у второго сдвигающего регистра подключен к информационному входу второго приемопередатчика первой группы и к первому информационному входу втор<.— г < 1>< ем <<ср<ед- <ика B T«p(<<1 группы вь<х<:дь< первых приемопередатчиков первой << второй групп подключены соответственно к первому и второму информационным входам первого сдвигающето регистра, выход которого подключен к информационному вх <ду первого приемопередатчика второй группы, выходы вторых приемопередатчиков первой и второй групп подключены соответственно к первому и второму информационным входам второго сдвигающего регистра, выход которого подключен к информационному входу второго приемопередатчика второй группы, информационный входвыход первого приемопередатчика второй группы объединен с входом-выходом первого узла памяти и подключен к третьему информационному входу-выходу блока, информационный вход-выход второго приемопередатчика второй группы объединен с входом-выходом второго узла памяти и подключен к четвертому информационному входу-выходу блока, 3. Процессор по п.1, о т л и ч а ю шийся тем, что блок опережающей подготовки данных содержит узел сдвига, два приемопередатчика, четыре ключа и элемент llE, при этом первый управляющий вход блока подключен входу элемента НЕ и к управляющим входам первого ключа, второго ключа и первого приемопередатчика, второй и третий управляющие входы блока подключены соответственно к первому и второму управляющим входам узла сдвига, выход элемента 1Е подключен к управляющим входам третьего ключа, второго приемопередатчика и четвертого ключа, первый информационный вход блока подключен к информационным входам второго и четвертого ключей, второй информационный вход блока подключен к информационным входам первого и второго приемопередатчиков, выходы которых объединены и подключены к выходу блока, третий информационный вход блока подключен к информационным входам первого и третьего ключей, первая группа из и информационных входов-выходов узла сдвига подключена соответственно к первой группе из Il информационных входов-выходов блока, вторая группа из (И вЂ” л ) информационных входоввыходов узла сдвига подключена соответственно к второй группе из (N — n ) информационных входов-выходов блока, третья rруппа из п информационных

2 c>3lkit бб входов-выходов узла сдвига объединена соответственно с четвертой группой из и информационных входов-выходов узла сдвига и подключена соответственно к и входам-выходам второго приемопередатчика, пятая группа из и информационных входое-выходов узла сдвига объединена соответственно с шестой группой из и информационных

10 входов-выходов узла сдвига и подключена соответственно к и входам-выходам первого приемопередатчика, седьИ-и группа из (-----) информационных вхо2

45 дов-выходов узла сдвига объединена соответственно с четырнадцатой групиэ (---) информационных входов-выхо— и

N — n мая группа (-----) информационных

2 15 входов-выходов узла сдвига объединена соответственно с восьмой группой из

N-n (-----) информационных входов-выходов

2 узла сдвига и подключена соответственN —. n но к (-----) выходам третьего ключа, 11 - и девятая группа иэ (-----) информацион2

25 ных входов-выходов узла сдвига объединена соответственно с десятой группой.И и из (-----1 информационных входов-выхо2 дов узла сдвига и подключена соответст- З0

N. — n венно к (-- ---) выходам четвертого

И-и ключа, одиннадцатая группа из (-----) информационных входов-выходов узла сдвига объединена соответственно с З5

И-и двенадцатой группой из (-----) инфор2 мационных входов-выходов узла сдвига

И-и 40 и подключена соответственно к (--„---) выходам первого ключа, тринадцатая

N u пой иэ (-----) информационных входов2 . выходов узла сдвига и подключена со- 50

И-и ответственно к (-----) выходам вто2 рого ключа, при этом узел сдвига со- держит матрицу размером N x N элементов коммутации, причем первый управляющий вход подключен к управляющим входам коммутационных элементов

i-й строки i-го столбца матрицы (где

К вЂ” (1 N — n

1 Ф 1 + и 3

° 1 9

Ч вЂ” и — -- а второй упра вляющий

f вход узла подключен к управляющим входам остальных коммутационных элементов матрицы, первый информационный вход-выход коммутационного элемента

К-й строки 1-го столбца матрицы (где

К = l, ..., t;; 1 = ?, ..., N) подключен к второму информационному входувыходу коммутациогч ого элемента К-й строки (1-1)-го столбца матрицы, третий информационный вход-выход коммутационного элемента р-й строки q-го столбца матрицы, (где р = 2, ..., И;

1, ..., N) подключен к четвертому информационному входу-выходу коммутационного элемента (р-1) -й строки q-го столбца матрицы, третьи информационные входы-выходы коммутационных элеN n ментов первой строки с (----- + t) -го

N-n по (----- + и) -го столбца матрицы под2 ключены соответственно к и информационным входам-выходам третьей группы матрицы, первые информационные входывыходы коммутационных элементов перN — n вого столбца с (----- + 1)-й по

N — n (-----+ n) -e строк матрицы подключены

2 соответственно к и информационным входам-выходам четвертой группы матрицы, вторые информационные входывыходы коммутационных элементов N-го

N — n N-n столбца с (----- + 1)-й по (----- + и)-ю

2 2 строк матрицы подключены соответственно к N информационным еходам- выходам пятой группы матрицы, четвертые информационные входы-выходы коммутационных элементов И-й строки с

N-n N — n (-----+ 1)-го по (-----+и)-й столбцов

2 2 матрицы подключены соответственно к и информационным входам-выходам шестой группы матрицы, третьи информационные входы-выходы коммутационHblx элементов первой строки столбцов

N-n с (----- + и+ 1) -го по N-й подключе2 ны соответственно к седьмой группе

1534466 дов матрицы, первые информационные входы-выходы коммутационных элементов первого столбца с первой по

N-n (-----)-ю подключены соответственно

N — n к восьмой группе из (-----) информа2 ционных входов-выходов матрицы, третьи информационные входы-выходы коммутационных элементов первой строки

I N-u столбцов с первого по (-----) -й под2 ключены соответственно к девятой

1О

N-n (----- + п + 3)-й по N-ю подключены

2 соответственно к десятой группе из

N — и (-----) инфОрмациОнных ВхОдОВ-ВыхОдОВ

2 матрицы, четвертые информационные входы-выходы коммутационных элементов

N-u

N-й строки с (----- + n + 1)-ro по И-й

30 столбцов подключены соответственно к

N — n одиннадцатой группе из (-----) инфор2 мационных входов-выходов матрицы, вторые информационные входы-выходы коммутационных элементов N-го столбца

N-n. строк с первой по (-----)-ю подключе2 ны соответственно к двенадцатой групI 40

N-n пе из (---"-) информационных входов2 выходов матрицы, четвертые информационные входы-выходы коммутационных элементов N-й строки столбцов с перN — п вого по (-----}-й подключены соответ2 ственно к тринадцатой группе из

N — n (-----) информа ционных входов-выходов 50

2 матрицы, вторые информационные входывыходы коммутационных элементов матрицы, вторые информационные входывыходы коммутационных элементов N-го

N — и столбца с (----- + n + 1) -й по N-ю

2 строк подключены соответственно к чеN-n 15 группе из (-----) информационных вхо.

2 дов-выходов матрицы, первые информационные входы-выходы коммутационных элементов первого столбца строк с

N — (1 тырнадцатой группе из (-----) информационных входов-выходов матрицы, пя тые информационные входы-выходы коммутационных элементов 1-й строки J-ãо столбца матрицы подключены соответственно к первой группе из и информационных входов-выходов матрицы, а пятые информационные входы-выходы остальных коммутационных элементов матрицы подключены соответственно к ВТо рой группе из (N — п ) информационных входов-выходов матрицы, при этом каждый коммутационный элемент матрицы содержит мультиплексор, демультиплексор и триггер, причем в каждом коммутационном элементе матрицы первый информационный вход-выход коммутационного элемента подключен к первому выходу демультиплексора и к первому информационному входу мультиплексора, второй информационный вход-выход коммутационного элемента подключен к второму выходу демультиплексора и Второму информационному входу мультиплексора, третий информационный входвыход коммутационного элемента подключен к третьему выходу демультиплексора и третьему информационному входу мультиплексора, четвертый информационный вход-выход коммутационного элемента подключен к четвертому выходу демультиплексора и четвертому информационному входу мультиплексора, пятый информационный вход-выход коммутационного элемента подключен к пятому выходу демультиплексора и пятому информационному входу мультиплексора, управляющий вход коммутационного элемента подключен к входу синхронизации триггера, к управляющему входу демультиплексора и управляющему входу мультиплексора, выход которого подключен к информационному входу демультиплексора.

4. Процессор по и.1, о т л и ч аю шийся тем, что блок распознавания элементов кадра содержит матрицу размером и х и узлов распознавания, причем n информационных входов" выходов матрицы подключены соответственно к информационным входам-выходам n узлов распознавания матрицы, первый, второй и третий управляющие входы блока подключены соответственно к первым, вторым и третьим управляющим входам и узлов распознавания матрицы, при этом каждый узел распоз1 3 4 1) fq g навания м.i трицы содержит приемопередатчик, элемент задержки, элемент ИЛ11, сумматор по модулю два и триггер, причем в каждом узле распознавания информационный вход-выход узла распознавания подключен к информационному входу-выходу приемопередатчика, выход которого подключен к первому входу сумматора по модулю два и входу !

О элемента задержки, выход которого подключен к второму входу сумматора по модулю два, выход которого подключен к первому входу элемента ИЛИ, выход которого подключен к информацион15 ному входу триггера, выход которого подключен к информационному входу приемопередатчика и второму входу эле" мента ИЛИ, первый и второй управляю" щие входы узла распознавания подключены соответственно к управляющему входу приемопередатчика и входу установки в "О" триггера, третий управляющий вход узла распознавания подключен к синхровходам элемента задержки и триггера.

Процессор по п.1, о т л и ч аю шийся тем, что блок памяти содержит матрицу размером п к п узлов памяти, причем первые и вторые информационные входы-выходы узлов памяти матрицы подключены соответственно к первой группе из и информационных входов-выходов и к второй группе из и информационных входов-выходов блока памяти, с первого по и информаци- 35 онные входы которого подключены соответственно к управляющим входам n узлов памяти матрицы, первый, второй и третий управляющие входы первой группы и пювый, второй и третий управляющие входы второй группы блока памяти подключены соответственно к первым адресным входам, к первым входам чтения, к первым входам записи, к вторым адресным входам, к вторым входам чтения и вторым входам записи всех узлов памяти матрицы, при этом матрица элементов И содержит n элементов И> первые входы и выходы которых подключены соответственно к и входам и к n выходам матрицы элемен. тов И, управляющий вход матрицы элементов И подключен к вторым входам всех элементов И матрицы. б. Процессор по п.l, о т л и ч аю шийся тем, что матрица размером и х п узлов обработки содержит и узлов обработки, причем и информационных входов-выходов матрицы подключены соответственно к информационным входам-выходам и узлов обработки, выходы которых подключены соответственно к и выходам матрицы узлов обработки, управляющий вход которой подключен к входам кода операции всех узлов обработки матрицы, при этом блок буферных повторителей содержит и буферных повторителей, входы которых подключены соответственно к входам с первого по и блока буферных повторителей, выходы и буферных повторителей обьединены и подключены к выходу блока буферных повторителей.

1534466

1534466

1 534466

1534466

l534466

15 .78 . 11 .@, °

1534466 (pUz. 14

1534466

Уют

Составитель В,Смирнов

Техред М.Дидык Корректор Т,Палий

Редактор О.Юрковецкая

Заказ 42 Тираж 554 Подписное

ВИИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, И-35, .Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина,101