Адаптивный приемник сигналов с фазоразностной модуляцией

 

Изобретение относится к электросвязи. Цель изобретения - повышение помехоустойчивости. Адаптивный приемник содержит перемножители 1,2,9 и 10, линию задержки 3, фазовращатель 4, интеграторы 5 и 6, блоки памяти 7 и 8, сумматоры 11 и 12, пороговый блок 13 и решающий блок 14. Цель достигается путем обеспечения выбора по минимуму вероятности ошибки приема сигналов с фазоразностной модуляцией первого или второго порядка. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИК

;a",,Л

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4421393/24-09 (22) 28.03.88 (46) 30.01.90. Бюл. И 4 (72) IO.Ä. Троицкий, 3.Н.Хомяков и В.Н. Плаксин (53) 621.376.4(088.8) (56) Окунев 10.Б. Системы связи с инвариантными характеристиками помехоустойчивости. — М.: Связь, 1973, с. 21. (54) АДАПТИВНЫЙ HPHENHHK СИГНАЛОВ С

ФАЗОРАЗНОСТНОЙ МОДУЛЯЦИЕЙ

„ Я0„„1540030 А1 (51)5 Н 04 L 27/22

2 (57) Изобретение относится к электросвязи. Цель изобретения — повышение помехоустойчивости. Адаптивный приемник содержит перемножители 1,2, 9 и 10, линию задержки 3, фазовращатель 4, интеграторы 5 и 6, блоки памяти 7 и 8, сумматоры 11 и 12, пороговый блок 13 и решающий блок 14.

Цель достигается путем обеспечения выбора по минимуму вероятности ошибки приема сигналов с фазоразностной модуляцией первого или второго nopHpKç е I ил °

1 540030

Изобретение относится к электро связи и может быть использовано в системах передачи сигналов с фазораэ йостной модуляцией .

Цель изобретения — повышение поме5 хоустойчивости путем выбора по минимуму вероятности ошибки приема сигналов с фазоразностной модуляцией перво,го или второго порядка. 10

На чертеже изображена структурная электрическая схема предложенного приемника.

Адаптивный приемник сигналов с фазоразностной модуляцией содержит пер- 15 вый 1 и второй 2 перемножители, линию 3 задержки, фазовращатель 4, первый 5 и второй 6 интеграторы, первый

7 и второй 8 блоки памяти, третий 9 ,и четвертый 10 перемножители, первый 11 и второй 12 сумматоры, пороговый блок

13 и решающий блок 14, Адаптивный приемник работает следующим образом.

Пусть на его вход поступает сиг нал x(t) = asinPt + y) состоящий из и последовательно поступающих по, .сылок, где и — целое число, а — ам,плитуда сигнала, Ыо- частота сигнала, р- фаза сигнала.

Рассмотрим три посылки:

x „,(t) = asin (с4 t +с,), (n-1)Т t 4пТ;

35 40

Вместе с тем сигнал на выходе интегратора 5 пропорционален cos (g„— ц „, + g ), где . — длительность задержки сигнала в линии 3 задержки, л

45 которая выбирается иэ условия i = Т.

В связи с этим разностный сигнал на выходе сумматора 12 отличен от нуля и в случае превышения его порового значения срабатывает порого50 вый блок 13 и решающий блок 14 подключает на свой выход сигнал с выхода сумматора 11 приемника с ФРИ-2.

Таким образом при превышении уровня неаддитивных помех порогового осуществляется выбор приемника с ФРИ-2.

Пороговый уровень помехи („ ) выбирается из условия х „(t ) as, in(t +Ч„), nT i t ((n+1)T, x >„(t) = asin(h)оt + „,) (и+1)Т < t ((п+2)Т, где („,, <р„, 4q+, - фазы (n-l), и, (n+1) . посылок сигнала соот I ветственно

Т вЂ” длительность посылки сигнала.

Пусть разность фаз между и-й и (и-1)-й посылками равна разности фаз между (n+1)-й и и-й. посылками и составляет 7, т.е. (ар -Q ) =- (ô — М )

Тогда на выходе сумматора 11 сигнал пропорционален косинусу второй разности фаз („- „, ) — (ц „,,- q<,) О и равен а т аТ ц x(t)J cos 0 = где V, (x(t)J- напряжение на выходе сумматора 11 .

На выходе интегратора 5 сигнал пропорционален косинусу первой разности фаз („- Ч„, ) = и равен

Ф 7

U $x(t))= cos 7i = .-.а Т -a Т

1 2 2

I где U tx (t)3- напряжение на выходе интегратора 5.

Таким образом, на входы дополнительного сумматора 12 поступают два одинаковых по амплитуде, но противоположных по знаку сигнала, а на его выходе сигнал отсутствует.

Пороговый блок 13 срабатывает и решающий блок 14 подключает на свой выход сигнал с выхода интегратора 5, т.е. в случае отсутствия неаддитивных помех происходит выбор приемника с ФРИ-1.

Если в канале связи появляется неадцитивная помеха, сигнал на входе адаптивного приемника имеет вид: х „„(t) = asin f(uo + ) t + Ч„,), (и-1 }Т < t-< nT,:

x q(t) = as>n ((+ Q) t + V„)

nT < t4(n+1)T

x „,„(t) = asin ((оз,+ ) + „„ (и+1)Т. (n+2)Т, но на выходе сумматора 11 остается без изменения, так как Р (ФРИ-2) йь чаг

$„о Pàм(РИ ) = оы (ФРИ-2) ) )540030 выход которого через первый интегравход которого соединен с первым вхо15

Формула изобретения

Составитель О. Геллер

Редактор Л. Рчалинская Техред А. Кравчук

Корректор M. Кучерявая

Заказ 232 Тираж 519 Подписное

ВНИИПИ Государственного комитета по иэобретениям и открытиям при ГКНТ СССР

1t 3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно -издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 где Р„„(ФРМ-1), Р,. (ФРМ-2) — вероятность ошибки приема сигнала в приемниках с ФРМ-1 и с

ФРМ-2, соответственно, т.е. пороговый уровень неаддитивных помех выбирается из условия равной вероятности ошибок приема сигнала в приемниках с ФРМ-1 и ФРМ-2.

Таким образом, предложенный адаптивный приемник сигналов с фазараэностной модуляцией обладает лучшими показателями помехоустойчивости по сравнению с каждым из приемников с фазоразностной модуляцией первого или второго порядка, взятыми в отдельности, так как, имея в своем составе оба эти приемника, он оптимальным образом (с точки зрения минимума вероятности ошибок приема сигнала) выбирает приемник с ФРМ-1 или. ФРМ-2.

Адаптивный приемник сигналов с фазоразностной модуляцией, содержащий первый и второй перемнажители, З0 первые входы которых соединены с входом линии задержки, выход которой подключен к входу фазовращателя, и к второму входу первого перемнажителя, тор соединен с первым входом третьего перемножителя и с входом первсга блока памяти, выход которого подключен к второму входу третьего перемнажителя, выход которого соединен с первым входом первого вентилятора сумматора, второй вход которого подключен к выходу четвертого перемножителя, второй вход каторагс подключен к выходу второго блока памяти, дом четвертого перемножителя и с вы1 ходом э roro интегратора, вход кото— рого подключен к выходу второго перемножителя, второй вхац которого соединен с выходом фаэовращателя, а тл и ч а ю шийся тем, что, с целью повышения помехоустойчивости путем выбора па минимуму вероятности ошибки приема сигналов с фаэораэнастнай модуляцией первorа или втарого порядка, в него введены решающий блок, пороговый блок и второй сумматор, выход каторога соединен с входом порогoBOI блока, выход которага соединен с первым входом решающего блока, нтарсй вход которого подключен к выходу первого интегратора и первому входу второго сумматора, второй вход которого соединен с выходом первого сумматоре и с третью входом решающего блока.