Многоканальное устройство для распределения заданий процессорам

 

Изобретение относится вычислительной технике и может быть использовано в многомашинных вычислительных системах для распределения нагрузок между ЭВМ. Цель - расширение области применения и повышение отказоустойчивости за счет возможности перераспределения запросов абонентов от отказавшихся процессоров. Многоканальное устройство для распределения заданий процессорам содержит K(K - число процессоров) каналов, каждый из которых содержит две группы элементов И, два регистра, шесть триггеров, пять элементов И, четыре элемента ИЛИ, два дешифратора, три счетчика . 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

SU„„154521 (51) 5 G 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21 ) 4278638/24-24 (22) 11.06.87 (46) 23.02.90. Бюл. ¹ 7 (72) В.А.Богатырев (53 ) 681 . 3 (088 .8 ) (56) .Авторское свидетельство СССР

¹ 1124309, кл. G 06 F 9/46, 1985.

Авторское свидетельство СССР № 1471191, кл. G 06 F 9/46. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ

РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ (57) Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислиИзоб ре тение относится к вычислительной технике, в частности к устройствамам распределения заданий между процессорами, и может быть использовано в многомашинных вычислительных системах для распределения нагрузки между процессорами (3BM), Целью изобретения является расширение области применения и повышение отказоустойчивости за счет возможности перераспределения запросов абонентов от отказавших процессоров через общую магистраль.

На чертеже представлена структурая схема (одного канала устройства), Канал устройства содержит регистры 1 и 2, группы элементов И (магистральные усилители) 3 и 4, элемент

ИЛИ 5 и 6, триггеры 7-10, элементы

И 11-14, дешифратор 15, вход 16 начальной установки, сигнальный выход

17 готовности, кодовый выход 18 ка2 тельных системах для, распределения нагрузок между ЭВМ. Цель — расширение области применения и повышение отказоустойчивости за счет возможнос" ти перераспределения запросов абонентов. от отказавших процессоров, Многоканальное устройство для распределения заданий процессорам содержит К (К - число процессоров) каналов, каждый из которых содержит две группы элементов И, два регистра, шесть триггеров, пять элементов И, четыре элемента ИЛИ, два дешифратора, три счетчика. 1 ил. нала устройства, распределитель .1 9 импульсов, содержащий счетчик 20 и дешифратор 21, счетчики 22 и 23, триггеры 24 и 25 запроса, элемент

И 26, ИЛИ 27 и 28, сигнальные выходы 29 и 30, общую магистраль 31, общие линии 32-34, кодовый вход 35 канала, вход 36 синхронизации распределителя I 9 импульсов, вход 37 запроса,,управляющие входы.38 и 39 чтения, синхровход 40 канала, вход

41 установки триггера 7, Устройство работает следующим . образом.

Для начальной установки подается сигнал на вход 16, при этом в триггеры 8 и 9 записывается "0", в триггер 10 — "1", а счетчик 20 устанавливается в исходное нулевое состояние .

Запрос от К-го источника запросов (абонента) заносится в регистр 1

1545219 с входа 35 по сигналу 37. Если К-й процессор, закрепленный для обслуживания запросов от К-ro абонента, исп- равен о чем свидетельствует "1"-е

Э

5 состояние триггера 7, то через элемент И 11 по сигналу 37 в триггер

24 записывается "1" и подается сигнал на вход 29 прерывания К-ro процессора. Код запроса процессор считывает с регистра 1 через группу элементов ИЗ по сигналу 39, при этом в триггере 24 записывается "0".

Если К-й процессор неисправен, о чем свидетельствует "О"-е состояние триггера 7, то по синналу на входе

37 через элемент И12 и элемент ИЛИ5 производится запись "1" в триггер 8.

Единичное состояние триггера 8 К-го канала соответствует запросу от К-го канала устройства на перераспределения запросов от К-го абонента через общую магистраль 3) . Распределители

19 импульсов всех каналов последовательно циклически перебирают числа а от 0 до M (М вЂ” число каналов), причем состояния счетчиков 20 распределителя 19 импульсов различных каналов совпадают, так как для их работы используется одинаковая частота с входа 36.

Если в триггере 8 К-ro канала имеется "1" и счетчик 20 находится в К-м состоянии, при котором на К-м вь|ходе дешифратора 2) и выходе рас35 пределителя 19 К-ro канала появляется "1", то при "0" состоянии триггера 9 на выходе элемента И 13 формируется сигнал, по которому через группу элементов И 4 код запроса с 40 регистра 1 К-го канала выдается на общую магистраль 31. Па сигналу с выхода элемента И13 через элемент

ИЛИ7 на линию 32 выдается "1", на линии 33 в это время имеется "О", так как при ".0" состоянии триггера 9 на выходе элемента И14 — 0"; При

"1" на линий 32 и "0" на линии 33 возбуждается первый выход де11пфратора 15 и в триггеры 9 записывается "1"

Э 50 при этом состоянии триггеров 9 и 0 блокируется формирование единицы на выходе элемента И 13, в результате чего блокируется передача запросов через общую магистраль 31 . При ") "-м состоянии триггеров 9 и 10 начинает. ся поиск процессора, способного принять на обслуживание запрос, переданный чере з общую Marистраль 31 и занесенный в регистры 2 всех каналов по сигналу на первом выходе дешифратора 15.

При (К + 1)-м состоянии счетчика

20, если (К + 1)-й процессор исправен (в триггере 7 имеется "1")," то на выходе элемента И14 появляется сигнал "1" записи в триггер 25, При

"1"-м состоянии триггера 25 на выход 30 требования прерывания процессора соответствующего канала выставляется сигнал. Если процессор (К + 1)-го канала не исправен, то при (К + 2)-м состоянии счетчика 20 проверяется исправен ли процессор (К + 2)-го канала и т.д, По сигналу на выходе элемента И14, вырабатываемого при выделении процессора, загружаемого на выполнение запроса, переданного через общую магистраль 31, кроме выдачи этому процессору требования прерывания на вход 30, производится выдача "1" на линию. 33 через элемент ИЛИ?7, При этом, так как триггер 9 в "1"-м состоянии, на выходе элемента И13 и на линии 32 имеется "О", в результате чего возбуждается второй выход дешифратора

15. По сигналу на втором. выходе дешифратора 15 триггер 10 устанавливается в "0"-е состояние, блокирующее прохождение сигналов через элемент

И14 (прохождение сигналов через элемент И13 блокируется сохраненной

"1"-м состоянием триггера 9), Процессор, получивший требование приема запроса, распределенного через общую магистраль 31, с выхода

30 считывает код запроса с регистра

? по сигналу с входа 38, при этом в триггер 25 записывается "О" и через элементы ИЛИ 5 и 27 на линии

32 и 33 выставляются "1", в результате чего возбуждается третий выход дешифратора 15, устанавливающий триггеры 9 и 10 в исходное состояние

"01", при котором расрешается распределение через общую магистраль 31 запросов от абонентов неисправных процессоров.

Выдача запросов абонентов с входа 35 в регистр разрешена при "О" в триггере 8.

Для исключения рассогласования ра боты счетчиков 20 при достижении счетчиком 20 какого-либо канала максимального кода М через выход ) 8 на линию 34 выдается сигнал установки

19

5 15452 счетчика 20 всех каналов в исходное

1! 11

0 -е с ос тоян ие, Неисправность процессора определяется по отсутстяню реакции на

5 запрос прерывания с выхода 29 в течение заданного времени, определяемого коэффициентом пересчета счетчика

22 (сторожевого таймера) и частоты на входе 40. Считается, что, если процессор в течение указанного времени производит считывания кода зап-. роса с регистра 1, то он исправен, если нет, то не исправен. При требовании прерывания в триггер 24 записывается "1", при этом снимается уровень установки счетчика 22 и разблокируется его счетный режим.

По сигналу 39 чтения содержимого регистра 1 считывается через группу элементов И 3, при этом в триггер

24 записывается "0". При "0" в триггере 24 в счетчик 22 записывается "О", а счетный режнм блокируется.

Если за заданный интервал времени считывания содержимого регистра 1 по сигналу 39 не производится, то по сигналу переноса счетчика 22 в триггер 7 записывается "0", чем фиксируется факт отказа процессора. По сиг- 30 налу переноса счетчика 22 в триггер

24 записывается "0", а в триггер 8

"1". При записи "1" в триггер 8 выставляется требование на перераспре- . деление запроса через общую магист35 раль. При формировании сигнала на выходе элемента И 13 производится распределение запроса, занесенного в регистр 1, через общую магистраль

31, как это рассмотрено выше. Второй 40 счетчик 23 предназначен для идентификации отказа процессора по отсутствию его реакции в течение заданного интервала времени на запрос, перераспределенный через общую магист- 45 раль 31.

Счетный режим счетчика 23 разблокируется после передачи запроса с регистра 1 канала, отказавшего процессора, через общую магистраль 31 при записи "0" в триггер 10, Если в течение заданного интервала времени (определяемого коэффициентом пересчета счетчик 23 и частотой на входе 40) запрос принят в один из процессоров (т.е. произошло чтение кода запроса с регистра 2 по сигналу чтения на входе 38), то по сигналу 38 чтения и передаче через линии 32 и 33 кода "11" по сигналу на третьем выходе дешифратора 15 в .триггеры 9 и 10 всех каналов устанавливаются в состояние "01" при котором счетный режим счетчиков 23 блокируется. Если за заданный интервал времени сигнала "Подтверждения приема запроса" не передается (сигнал "11" через линии

34 и 33), то на выходе переноса счетчика 23 всех каналов формируется сигнал, по которому во всех каналах триггер 10 устанавливается в

"1"-е состояние (триггер 9 в "1"), разрешающее формирование сигнала на выходе элемента И14. При этом реализуется распределение запроса, занесенного в регистры 2, в один из исправных процессоров, как это описано выше. (Продолжается поиск процессора, способного принять запрос, распределенный через общую магистраль). По сигналу переноса счетчика 23 канала, процессор которого получил запрос на прерывание с выхода 30, происходит запись "0" в триггер 7, чем фиксируется факт отказа процессора соответствующего канала. Сигнал переноса счетчика 23 передается на вход обнуления триггера 7 через элемент И?6, открытый при "1"-м состоянии триггера 25.

Формула изобретения

Многоканальное устройство для распределения заданий процессорам, со; держащее К (где К вЂ” число процессоров } кKа нHа л оoв, каждый из которых содержит первую и вторую группы элементов И, первый и второй регистры, первый счетчик, первый и второй дешифраторы, с первого по третий триггеры, с первого по четвертый элементы И, первый и второй элементы ИЛИ, причем вход запроса каждого канала устройства соединен с синхровходами первого регистра, информационный вход которого соединен с входом кода запроса канала и является входом устройства, первый вход чтения кода запроса которого является входом устройства для подключения к одноименному выходу процессора и соединен с первыми входами элементов И первой группы, выходы которых объединены по схеме МОНТАЖНОЕ ИЛИ с соответствующими выходами второго регистра и являются информационным выходом канала устройства для под15452) 9 ключения к информационному входу процессораа,вход начальной установки устройства соединен с входами установки в "0" первого и второго тригегеров и первого счетчика, выход ко5 торого соединен с входом первого дешифратора, первый выход которого соединен с первыми входами первого и второго элементов И, второй вход пер- 0 вого элемента И соединен с прямым выходом второго триггера, инверсный выход которого соединен с вторым входом второго элемента И, вход тре тьего триггера соединен с треть ими входами первого и второго элементов И, выход второго элемента И сое-. динен с первьи входом первого элемента ИЛИ, с синхровходом первого триггера и первыми входами элементов И второй группы, вторые входы

Которых соединены с вторыми входами элементов И первой группы и с соответствующими выходами первого регистра, выходы элементов И второй 25 группы всех каналов объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с соответствующими информационньии входами вторых регистров всех каналов устройстьа, вторые выходы первых дешифраторов всех каналов устройства объединены по схема МОНТАЖНОЕ ИЛИ и соединены с входами управления записью первых счетчиков всех

Каналов устройства, выходы первых элементов ИЛИ объединены по схеме

МОНТАЖНОЕ ИЛИ и соединены с первыми входами вторых дешифраторов всех каналов устройства, выходы вторых элементов ИЛИ всех каналов 40 объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с вторьии входами вторых дешифраторов всех каналов устройства, в каждом канале второй вход чтения кода запроса .канала является выходом устройства для подключения одноименному выходу процессора и соединен с вторым входом первого и первым входом второго элемента

ИЛИ, второй вход второго элемента

ИЛИ соединен с выходом первого элемента И, четвертый вход второго элемента И соединен с выходом первого триггера, информационные вхое ды первого и второго триггеров и

55 первого счетчика соединены с шиной лог ич еск о го нуля ус тройс тва, пе рвый тактовый вход канала устройства соединен с суммирующим входом первого счетчика, информационный вход третьего триггера соединен с шиной логической единицы устройства, о т личающееся тем,что,с целью расширения области применения и повышения отказоустойчивости устройства за счет возможности перераспределения запросов абонентов от отказавшего процессора, в каждый канал введены второй и третий счетчики, третий и четвертый элементы

ИЛИ, с четвертого по шестой триггеры, пятый элемент И, причем вход запроса канала устройства соединен с первыми входами третьего и четвертого элементов И, выходы которых соединены соответственно с входом установки в "1" четвертого триггера и с первым входом третьего элемента

ИЛИ, выход которого соединен с входом установки в "1" первого триггера, второй вход третьего триггера

ИЛИ соединен с входом установки в

11

0 пятого триггера и с выходом перепопнения третьего счетчика, вход блокировки которого соединен с инверсным выходом четвертого триггера, пятый выход и выход установки в "О которого соединены соответственно с первым выходом признака поступления запроса устройства для подключения к первому входу прерывания процессора и с первым входом чтения кода запроса канала устройства, прямой выход пятого триггера соединен с вторым входом третьего и четверт1и входом первого элементов И, второй вход четвертого элемента И соединен с инверсным выходом пятого триггера, синхровход которого соединен с выходом пятого элемента И, первый вход которого соединен с выходом переполнения четвертого счетчика и первым входом четвертого элемента ИЛИ, второй вход которого соединены соответственно с входом начальной установки канала устройства и с входом установки в "1" третьего триггера, прямой выход которого соединен с входом блокировки четвертого счетчика, суммирующие" входы третьего и четвертого счетчиков соединены с вторым тактовым входом канала устройства, второй вход чтения кода запроса которого соединен с входом разрешения чтения второго регистра и с входом установки в "0п шестого триггера, выход которого соединен

15452 и $23334

Составитель А. Афанасьев

Техред И.Ходанич Корректор С. Черни

Редактор Г. Гербер

Заказ 491 Тираж 565 Подп ис но е

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина,101 с вторым выходом признака поступления запроса устройства для подключения к второму входу прерывания процессора и с вторым входом пятого элемента И, выход первого элемента И соединен с входом установки в "1" шестого триггера, информационный вход пятого триггера соединен с шиной логического нуля устройства, пер19 10 вый выход второго дешифратора соединен с синхровходом второго регистра и входом установки в "1" второго триггера, синхровход которого соединен с вторым выходом второго дешифратора и с синхровходом третьего триггера, вход установки в "0" которого соединен с третьим выходом второго деширратора.