Разрядно-аналоговый сумматор

 

Изобретение относится к области вычислительной техники, в частности к гибридной вычислительной технике, и может быть использовано для построения арифметических устройств параллельного действия. Цель изобретения - расширение функциональных возможностей устройства в части перестройки его в процессе работы на любую позиционную систему счисления. Устройство содержит первую и вторую группы аналоговых сумматоров 1.1, 1.2, 1.3 и 2.1, 2.2, 2.3, блоки 3 формирования переноса, блоки 4 приема переноса, нуль-органы 5, входные шины 6, выходную шину 7, шину 8 эталонного инвертированного напряжения основания системы счисления, шину 9 эталонного напряжения основания системы счисления, шину 10 эталонного инвертированного напряжения единицы системы счисления, шину 11 входа переноса младшего разряда, шину 12 выхода переноса старшего разряда. Перестройка на любую позиционную систему счисления достигается путем установки на шинах 8 - 10 соответствующих напряжений. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„.SU„„j 4S797 А1

Ц1) G 06 G 7/14

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ ССОР, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

f (2 1) 4301703/24-24 (22) 08,09,87 (46) 07.03.90. Бюл. 11 9 (71) Институт проблем моделирования в энергетике АН УССР и Специальное конструкторско-технологическое бюро средств моделирования Института проблем моделирования в энергетике АН

УССР (72) Г.Е.Пухов, В.П,Романцов, А.Ф,Новицкий и С.Я.Гильгурт (53) 681.335 (088.8) (56) Авторское свидетельство СССР

Ф 423133, кл. G 06 G 7/14, 1974.

Авторское свидетельство СССР

Ф 423132, кл. 0 06 G 7/14, 1874.

2 (54 ) РАЗРЯДНО-АНАЛОГОВЫЙ СУММАТОР (57) Изобретение относится к области вычислительной техники, в частности к гибридной вычислительной технике, и может быть использовано для построения арифметических устройств параллельного действия. Цель изобретения — расширение функциональных возможностей устройства в части перестройки его в процессе работы на любую позиционную систему счисления. Устройство содержит первую и вторую группы аналоговых сумматоров 1.1, 1.2, 1.3, и 2.1, 2,2

2.3, блоки 3 формирования переноса, блоки 4 приема переноса, нуль-органы

5, входные шины,6, выходную шину 7, 1548797

11 входа переноса младшего разряда, шину 12 выход% переноса старшего разряда, Перестройка на любую позицион5 ную систему счисления достигается путем установки .на шинах 8-10 соответствующих напряжений. 1 з.п,ф-лы, 3 ил.

Изобретение относится. к вычислительной технике, в частности к гибридной вычислительной технике, и может быть использовано для построения арифмети- 5 ческих устройств параллельного дейст-!

Вия, а также в специализированных разрядно-аналоговых устройствах в качестве основного блока для синтеза матрич ных умножений, функциональных преоба1 зований и иных матричных устройств, Целью изобретения является расширение функциональных возможностей устройства в части перестройки его в процессе работы на любую позиционную систему счисления.

На фиг. 1 приведена схема разрядно-аналогового сумматора для частот ного случая, когда количество разря30, дов п=3, количество слагаемых m=2. на фиг. 2 — схема блока формирования переноса; на фиг. 3 — схема блока приема переноса, Разрядно-аналоговый сумматор содер-! ,жит первую группу аналоговых сумматоров 1 . 1-1, 3, вторую группу аналоговых 35 ,сумматороВ 2 . 1 -2 . 3, 5JIQKH 3 . 1 3 . 3 формирования переноса, блоки 4.1-4.3 приема переноса, нуль-органы 5. 1-5. 3, входящие шины 6.1-6,6, выходную шину

7.1-7.3, шину 8 эталонного инвертиро40 ванного напряжения основйния системы счисления (-О „), шину 9 эталонного напряжения основания системы счисления (Ugg) шинУ 10 эталонного инверти 45 рованного напряжения единицы системы счисления (-U ), mHHy 11 axopa переноса младшего разряда, шину 12 выхода переноса старшего разряда.

Блок 3 формирования переноса (фиг. 2) состоит из компаратора 13, реверсивного регистра 14 сдвига, ключей 15,1-15,3, резисторов 16,1-16,3.

Блок 4 приема переноса (фиг. 3) состоит из ключей 17,1-17 ° 3.

Работа разрядно-аналогового сумматора на примере реализации выражения вида

1 14 шину 8 эталонного инвертированного напряжения основания системы счисления, шину 9 эталонного напряжения ос-. нования системы счисления, шину 1О эталонного инвертированного напряжения единицы системы счисления, шину

Представим (I ) в разрядной форме, ч v v х х — разрядные ВектОры формируемые как

y=X r у, х,= Ег х, х= .r õ, (2)

i=0 1о . 2 =o где т — основание системы счисления.

Рассмотрим изложенное на примере, когда r=l0, а число слагаемых m=2 °

Пример 1, Пусть дано х,=28, х =45, тогда в соответствии с (I) у=28+45=73.

Запишем исходные данные х и х

1 и результат у в разрядной форме, полагая, что информация представлена тремя десятйчными разрядами, т, е. n=3.

Первый разряд х разрядного векточ

1 ра х, равен восьми, второй х раэ1 ряд равендвум, а третий х равен нулю.

Разряды х, х", х разрядного вектора ч

2 х равны соответственно пяти, четырем и нулю.

Выполним операцио поразрядного сумv ч мирОВания ВектОрОВ х и х 2, у= X10 у =1О 3+10 7+10 0=73.

Работа устройства начинается с момента подачи на шину 9 эталонного напряжения основания системы счисления напряжения, соответствующего основанию системы счисления U (например, 1О В для десятичной системы счисления), на шину 8 эталонного инвертированного напряжения основания системы счисления напряжения -U =-10 В, на шину 1 0 эталонного инвертированного напряжения единицы системы счисления напряжения -U«=-1 В, На шину 11 входа переноса младшего разряда (для данного >

Случая на один вход) подается нулевой потенциал. На первый разряд первой входной разрядной шины 6,1 подается напряжение, равное значению nepv вого разряда вектора х, т ° е, х =8 В, на вход второго разряда первой входной разрядной шины 6,3 — значение х"=

=2 В, а на вход третьего разряда 6,5— значение х, =ОВ .. Ha входы 6. 2, 6, 4 и 6.6 второй входной разрядной шины подаются соответственно компоненты

1548797

5 х =5 В, х =4 В, x =0 В второго разv рядного вектора х .

На выходе первого младшего аналогового сумматора 2.1 второй группы аналоговых сумматоров 2,1-2.3 должно

5 появиться напряжение, равное (х,+х )=

= 8+5)=13 В, которе подается на первый вход компаратора 13 первого блока 3.1 формирования переноса, Как только это напряжение сравняется с эталонным напряжением основания систе-. мы счисления (+10 В), поданным на второй вход этого же компаратора, он сработает и сигнал с его выхода запишется в качестве единицы первого разряда реверсивного регистра 14 сдвига. Сигнал с выхода регистра 14 открывает ключ 15,1 блока 3.1 формирования переноса и эталонное инвертированное нап- 20 ряжение основания системы счисления (-U = -108) через резистор 16.1 поступает на вход первого аналогового сумматора 11 первой группы аналоговых сумматоров 1.1-1.3 в качестве тре- 25 тьего слагаемого (8+5-10)8. Одновременно сигнал с выхода реверсивного регистра 14 сдвига первого блока 3.1 формирования переноса поступает на управляющий вход первого ключа бло-ка 4,2 переноса следующего, второго разряда. В результате эталонное инвер-. тированное напряжение единицы системы счисления (-Uc = -18) поступает на второй вход второго аналогового сумматора 2,2 второй группы аналого35 вых сумматоров 2.1-2.3. На первый вход указанного аналогового сумматора 2,2 с выхода второго аналогового сумматора 1 . 2 первой Группы аналого- 40 вых сумматоров поступает напряжение, равное -{ 2+4 ) В.

Таким образом, на выходе первого аналогового сумматора 2.1 второй группы аналоговых сумматоров и соответст- 45 венно на выходе первого разряда 7,1 выходной шины формируется величина, равная (8+5-1 О) 8=3 В .

На выходе второго аналогового сумматора 2. 2 второй группы аналоговых сумматоров и одновременно на втором разряде 7.2 выходной шины формируется уровень, равный (2+4+1) 8=78. На третьем разряде 7.3 выходной шины формируется величина, равная (0+0+0) В=

=О В.

Таким образом, на выходной шине

7.1-7.3 устройства получается величиу=10 3:!.1О 7+ 1 î 0=73, 6

1I р и м е р 2. Пусть в некоторый момент времени компонента х вектора

v х, становится нулевой. Тогда на выходе аналогового сумматора 1.1 первой группы аналоговых сумматоров происходит изменение сигнала от -(8+5-!О)=

=-3 В через нулевой уровень к уровню

-(0+5-1О) =+58. Сигнал с выхода аналогового сумматора 1.1 поступает на первый вход первого нуль-органа 5,1. При равенстве этого сигнала нулю нуль-орган 5.1 подает сигнал на инверсный вход реверсивного регистра 14 сдвига первого блока 3.1 формирования переноса и за счет обратного сдвига устанавливает регистр 14 в нулевое состояние. Первый ключ 15,1 первого блока

3.1 формирования переноса закрывается, и на выходе первого аналогового сумматора 1.1 первой группы аналоговых сумматоров эталонное инвертирование напряжения системы счисления (-108). отключается, а на выходе первого аналогового сумматора 2.1 второй группы аналоговых сумматоров устанавливается уровень напряжения, равный +(О+

+5+0) 8=+58, Одновременно закрывается первый ключ 17.1 второго блока 4.2 приема переноса и эталонное инвертированное напряжение единицы системы счисления отключается от входа второго аналогового сумматора 2.2 второй группы аналоговых сумматоров, т.е, на его выходе устанавливается уровень напряжения, равный (2+4+0) 8=68.

В результате на выходе первого аналогового сумматора 2.1 второй группы аналоговых сумматоров .и соответственно на выходе первого разряда 7.1 выходной шины появляется уровень напрях;ения, равный (0+5+0)8=5 В, на выходе второго аналогового сумматора

2.2 второй группы аналоговых сумматоров и на втором разряде 7.2 выходной шины формируется уровень (2+4+0)B=

=68. На третьем разряде 7. 3 выходной шины по-прежнему остается нулевой уровень (0+0+0)=0 В.

Таким образом, на выходной шине устройства получается величина у=1 0 5+10". 6+10 0=65.

Если в качестве рабочей системы счисления будет выбрана иная, например, двоичная система счисления, в схеме не потребуется изменение связей, Необходимо лишь на шине 9 эталонного напряжения основания системы счисления установить напряжение U =

7 1 5487

42 В, на шине 8 эталонного инвертированного напряжения основания системы счисления напряжение -U, =-2В, на шине 10 эталонного инвертированного налряжения единицы системы счис5 ления напряжение -Ui =-1В, а входНую информацию задавать в виде двоичI1 ых кодов, Функционирование устройст Ва в этом случае происходит аналогич- 0 . но рассмотренному при десятичной системе счисления, Формула изобретения!

i-го блока формирования

l . Разрядно-аналоговый сумматор, содержащий и {где n=1,7...) блоков формирования переноса, выходную иразрядную шину, первую группу из и аналоговых сумматоров с (ш+1)-ми (где m=1,2...) входами„ первые m из . которых соответственно соединены с

"щ-входными и-разрядными шинами, а (ш+1)-й вход каждого аналогового сумматора первой группы из и аналоговых 25 сумматоров подключен к выходу HEIBep тированного напряжения основания системы счисления соответствующего блока формирования переноса, о т л и— ч" а ю шийся тем, что, с целью расширения функциональных возможностей сумматора за счет перестройки его з процессе работы на любую позицион1 ую систему счисления, он содержит вто. рую группу из и аналоговых сумматоров

К -11 с m --1--)+1 {rpe К==2,3... — основание,системы счисления; i=1 2...n порядковый номер разрада устройства; целая часть числа) входами, и нуль- 40 органов, и блоков приема переноса, причем выход каждого i-го (i= l 2...

n) аналогового сумматора первой груп— пы из и аналоговых сумматоров соединен с первым входом i-го нуль-органа и с первым входсм i-ro аналогового сумматора второй группы из и аналоговых суммторов, выход которого соединен с первым информационным .входом

i-го блока формирования переноса и .соединен с i-м разрядом выходной иразрядной шины, J-й (где j- =1,2..., 1

К-1

) выход

К переноса соединен с J-м управляющим входом (i+1)-го блока приема переноса, )-й выход которого соединен с (j+1)-м входом (i+1)-ro аналогового сумматора второй группы из и аналоговых сумматоров, выход i-го нуль-.ургана соединен с управляющим входом i- ro блока формирования переноса, второй и третий информационные входы которого подключены соответственно к шине эталонного инвертированного напряжения основания системы счисления, второй вход i-ro нуль-органа соединен с шиной нулевого потенциала, информационный вход каждого i-го блока приема переноса соединен с шиной эталонного инвертированного напряжения единицы системы счисления, 1-й разряд шины входа переноса младшего разряда подключен к J-му входу первого блока приема переноса, 1-й выход п-го блока формирования переноса является

j-м разрядом выхода переноса устройства.

2. Сумматор по п.l, о т л и ч а юшийся тем, что блок формирования переноса содержит компаратор, К вЂ” 11

m †.--.-- 1- разрядный реверсивный

К ) р гистр сдвига, грува у ив (m К- I )

К вЂ” 1 1 ключей и группу из m — --- 1 резисК торов, причем первый вход компаратора являет ся пе рвым информационным входом блока формирования переноса, второй вход компаратора является вторым информационным входом блока формирования переноса, выход компаратора подключен к прямому входу реверсивного регистра сдвига, инверсный вход которого является управляющим входом блока формирования переноса, а выход J- ro разряда реверсивного регистра сдвига—

j-м выходом блока формирования переноса и подключен к управляющему входу j -го ключа, информационные входы ключей объединены и являются третьим информационным входом блока формирования переноса, выход j -io ключа соединен с первым выводом j-го резистора, вторые выводы которого объединены и являются выходом инвертированного напряжения основания сис темы. счисления блока формирования переноса.

1548797

Сост ав ит ель H. Àëå êï åðo â

Техред А.Кравчук

Редактор А,Шандор

Корректор С,Черни

Заказ 142 Тираж 559 Подписное

ВНИИПИ Государственного комитета по изобретениям и открьгтиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101