Формирователь квадратурных сигналов

 

Изобретение относится к технике связи. Цель изобретения - повышение точности формирования квадратурных сигналов путем снижения уровня шумов и квантования при одновременном уменьшении объема записи постоянных запоминающих устройств (ПЗУ). Формирователь содержит блок считывания 1, состоящий из блока опорных частот (БОЧ) 4 и блока управления (БУ) 5, ПЗУ 2 и 3 и мультиплексоры 6 и 7. Нв БОЧ 4 поступает сигнал дискретизации, а на БУ 5 - информационный сигнал и логические сигналы. С БОЧ 4 на младшие адресные входы ПЗУ 2 и 3 поступают сигналы считывания отсчетов значений формируемых квадратурных сигналов, записанных в ПЗУ 2 и 3, а на старшие адресные входы ПЗУ 2 и 3 с БУ 5 поступают сигналы считывания, определяющие тип формируемой траектории. Управляющие сигналы с БУ 5 поступают на мультиплексоры 6 и 7, производя их переключение и пропуская сигналы с ПЗУ 2 через мультиплексор 6 (7) и с ПЗУ 3 через мультиплексор 7 (6), а также производя инвертирование поступающих с ПЗУ 2 и 3 сигналов и формируя старшие разряды сигналов. Цель достигается введением мультиплексоров 6 и 7. 1 з.п. ф-лы, 8 ил.

СОЮЗ СОжтсНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И А STOPCHOMV СВИДЕТЕЛЬСТВУ

Пер&

Вход

8mopo

8ход

Трепи

Bod (21) 4351897/24-09 (22) 28.12.87 (46) 15.03. 90. Бюл. V 10 (72) В.Д. Филатов и С.В. Писарев (53) 621.393(088.8) (56) Suzuki Н,, Yamao Y,, Momma К.

Single-chip baseband;waveform generafor CN0S-2ВХ for quadr.ature — суре

GMSK modulator. Electronics Letters.

20, М 21, 1984 г. р.. 875, fig. 1. (4) ФОРМИРОВАТЕЛЬ КВАДРАТУРНЬ Х СИГ. НАЛОВ

{57) Изобретение относится к технике связи. Цель изобретения - повышение точности формирования квадратурных сигналов путем снижения уровня шумов квантования при одновременном уменьшении объема записи постоянных запоминающих устройств (ПЗУ) . формирователь содержит блок считывания 1, состоящий из блока опорных частот (БОЧ)

4 и блока управления (БУ), ПЗУ 2 и

„„SU„„1550633 А 1 (Ц1) g Н 04 1. 27/12

3 и мультиплексоры 6 и 7. На БОЧ 4 поступает сигнал дискретизации, а на

БУ 9 - информационный сигнал и логические сигналы. С БОЧ 4 на младшие адресные входы ПЗУ 2 и 3 поступают сигналы считывания отсчетов значений .формируемых квадратурных сигналов, записанных в ПЗУ 2 и 3, а на старшие адресные входы ПЗУ 2 и .3 с БУ 5 поступают сигналы считывания, определяющие тип формируемой траектории. Управляющие сигналы с BY 9 поступают на мультиплексоры 6 и 7ф производя их переключение и пропуская сигналы с ПЗУ 2 через мультиплексор 6 (7) и с ПЗУ 3 через мультиплексор 7 (6), а также Я производя инвертирование поступающих с йЗУ 2 и 3 сигналов и Фориирув стаО- Я шие разряды сигналов. Цель достигается введением мультиплексоров 6 и 7.

Формирователь по и. 2 ф-лы отличает" ся выполнением ЬУ 5. 1 з.п. ф-лы, 8 ил. М 4

Qll

3 1550633 4

Изобретение относится к техйике связи и может использоваться при построении квадратурного типа передатчиков сигналов минимальной частотной манипуляции с предмодуляционной фильтрацией.

Целью изобретения является повышение точности формирования квадра" турных сигналов путем снижения уровня шумов квантования при одновременном уменьшении объема записи постоянных запоминающих устройств.

На фиг. 1 приведена структурная электрическая схема Формирователя; на фиг. 2 - схема блока управления; на фиг. 3 - схема бЛока коммутации; на фиг. 4 - схема блока опорных частот; на фиг. 5 - схема мультиплексора; на Фиг. 6 - диаграмма входных и 2р соответствующих квадратурных сигналов; на фиг. 7 - возможные траектории формируемых сигналов на интервале манипуляции; на фиг. 8 — временные диаграммы, поясняющие работу бло- 25 ка управления. формирователь содержит блок 1 считывания, первое 2 и второе 3 постоянные запоминающие устройства (ПЗУ). блок 4 опорных частот, блок 5 управ- gp ления, первый 6 и второй 7 мультиплексоры. Блок 4 опорных частот содержит первый 8 регистр сдвига, делитель 9 частоты на два, реверсивный счетчик 10, параллельный регистр 11, D-триггер 12, второй регистр 13 сдвига, дешифратор 14 кода траектории, блок 1 коммутации, дешифратор 16 смены знака косинуса, дешифратор 17 знака косинуса, дешифратор 18 знака 40 синуса. Блок 15 коммутации содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ f9 и элемент

2И 20. Блок 4 опорных частот содержит элемейт ИСКЛЮЧАЮЩЕЕ ИЛИ 19> элемент НЕ 21 и двоичный счетчик 22. 45

Мультиплексоры 6 и 7 содержат D-триг. геры 12, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 19, элемент НЕ 21 и элемент И-ИЛИ 23 ° формирователь квадратурных сигналов работает следующим образом.

На первый вход Формирователя поступает сигнал дискретизации с частотой nF>, где F. = 1/Т; Т - тактовый интервал; и — количество отсчетов значений Формируемых квадратурных сигналов (Фиг. 8б). На второй вход

Формирователя поступает информационный сигнал в виде логических "0" и

"1" длительностью, равной Т (фиг.8а) .

На третий вход формирователя постоянно подается либо логическая "1", лиЬо логический "0".

С блока 4 опорных частот на младшие адресные входы ПЗУ 2 и ПЗУ 3 поступают сигналы считывания отсчетов значений формируемых квадратурных сигналов, записанных в ПЗУ в виде двоичного m-разрядного кода. На старшие адресные входы ПЗУ 2 и ПЗУ 3 с блока 5 управления поступают сигналы считывания, определяющие тип формируемой траектории D, Е, F, С на интервале Т (Фиг. 7) . Управляющие сигналы с блока управления (Фиг. 8в, г, д) по-. ступают на мультиплексоры 6 и 7, производя их переключение (фиг. 8в) и пропуская сигналы с ПЗУ 2 через мультиплексор 6, с ПЗУ 3 через мультиплексор 7, либо с ПЗУ 2 через мультиплексор 7 и с ПЗУ 3 через мультиплексор

6, а также производя инвертирование (см„ фиг. 8. г, д) поступающих с ПЗУ 2 и ПЗУ 3 сигналов и формируя старшие ,разряды сигналов.

На входы синхронизации мультип. лексоров 6 и 7 поступает инверсный" . сигнал дискретизации для стробирования выходных сигналов, представленных двоичным m-разрядным кодом с целью одновременной смены состояний этих сигналов.

При подаче на первый вход Формиро. вателя сигналов дискретизации начинает раЬоту двоичный счетчик 22 с разрядностью и+1 в блоке 4 опорных частот. Выходной сигнал счетчика инвертируется при появлении состояния логической "1" на выходе (и+1)-ro разряда двоичного счетчика 22 при помощи элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 19. Таким образом, на первые групповые входы

ПЗУ 2 и ПЗУ 3, представляющие собой младшие адресные входы, непрерывно поступают сигналы с блока 4 опорных частот в виде двоичного кода, меняюще"1...1" до "0...0", перебирая адреса

ПЗУ в прямом и затем в обратном порядке. Это приводит к появлению на выходах ПЗУ 2 и 3 сигналов в виде двоичного m-разрядного кода записанных в ПЗУ отсчетов значений сигналов одного из четырех типов траекторий 0, Е, F, С (фиг. 7) на одном тактовом интервале, из которых формируются квадратурные сигналы Ц(с) и X(t) (фиг. 6Ь, в, траектории В и С ), 5 1Я соответствующие входному информационному сигналу, пропущенному через предмодуляционный Фильтр (фиг. 6а, траектория А ) .

Отсчеты значений формируемых квадратурных сигналов записаны в каждом

ИЗУ 2 и ИЗУ 3 следующим образом.: в первом ИЗУ 2 записаны отсчеты значений сигналов, соответствующие траекториям D, Е, Р, Г на первой половиТ не тактового интервала -;-, причем меньшие значения записаны начиная с нулевого адреса; во второе ИЗУ 3 записаны отсчеты значений сигналов, соответствующие траекториям D, Е, F

С на второй половине тактового инТ тервала;, причем большие значения записаны с нулевого адреса. Вид траектории на фиг. 7 определяется старшими адресными входами ПЗУ, представляющими собой второй групповой вход.

Траектории D соответствует поступающий на старший адресный вход сигнал двоичного кода "ОО", траектории Е

"10", траектории С вЂ” "01" и траектории F - "1l". Поскольку квадратурные сигналы повторяют свои значения со

Т сдвигом во времени на интервал -, то такая запись значений сигналов в ПЗУ, ! а также введение двух дополнительных мультиплексоров 6 и 7, передающих на входы отсчеты значений сигналов либо с первого ИЗУ 2, либо со второго ПЗУ

3, позволяет обойтись минимально. возможным количеством отсчетов значений к,=(х,+ х,+ х,) + (x, х, х,) р

Y,-(x, x + x,) (х,+ х,+ х,); (1)

3 1 2

10 где Y „Y Y> — c r aav Ha e xopax дешифратора;

Х, Х, X > — сигналы на входах дешифратора.

Сигналы с выхода дешифратора 14 кода траектории (фиг ° 8ж, з, и) через блок

15 коммутации (фиг. 3) поступают на

20 вторые групповые входы ПЗУ 2 и ПЗУ 3 (фиг. Як). Каждый Ьит информационного сигнала дает приращение фазы сигналов минимальной частотной манипуляции на

+90 или - 0 . Знак квадратурных сос25 тавляющих определяется набегом фазы.

/1вухразрядный реверсивный счетчик 10 имеет четыре состояния, имеющие следующее соответствие: "00" — О, "01 .н

".П), "10" - 180, "11" — 270 . Счет

3р вперед или назад определяет этот набег фазы. Дешифраторы знаков косинуса 17 и синуса 18 определяют знаки квадратурных сигналов, используя текущее состояние реверсивного счетчика 10 и предыдущего состояния, запи35 санного в параллельный регистр 11.

Работа дешифратора 17 знака косинуса описывается следующим выражением булевой алгеЬры:

0633

6 от состояния трех бит информационного сигнала, последовательно записанных в первый регистр 8 сдвига.

Работа дешифратора 14 описывается следующим выражением булевой алгебры:

45

50 (3) Сигналы с выходов дешифратора зна" ка синуса 18 и косинуса 17 задержива55 ются на один тактовый интервал в Втриггере 12 и втором регистре 13 сдвига, так как время задержки всех управляющих сигналов должно быть одинаковым. сигнала. Какие именно отсчеты значений сигналов считывать в данный момент времени, определя ет блок Ц уп ра вления, работающий следующим образом, На тактовый вход Ьлока .управления поступает сигнал тактовой частоты с выхода (п+1)-го разряда двоичного счетчика 22 блока 4 опорных частот, по фронту которого происходят все переключения в блоке 5 управления. На и|нформационный вход блока 5 управления поступает информационный сигнал в виде логических "О" и "1" длительностью Т (фиг. Ва). Этот сигнал записывается в первый сдвигающий регистр 8 и поступает на вход управления реверсивного счетчика 10. Дешифратор 1.4 кода траектории позволяет выбрать код траектории в зависимости

Y .= (х,+ х,+ х, ) (х, + х,+ х,), (2) где Х,, Х, Х, Х4 - сигналы на входах дешифратора;

Y — сигнал на выходе дешифратора.

Работа дешифратора 18 знака синуса описывается следующим выражением булевой алгебры:

Y = (х,+ х + х ) (х,+ х + х ) 1ЯО633 (4) Y = Х,ЮХ,ЩХ„ где Х, Х, Х - сигналы на входах дешифратора;

Y - сигнал на выходе дешифратора.

Сигнал с выхода делителя 9 часто,ты на два (фиг. 8в) производит пеРе1ключение мультиплексоров. По состояI нию логического "0" мультиплексор

6 пропускает сигнал с ПЗУ 2, мультиплексор 7 - с ПЗУ 3, по состоянию лоСигналы с выхода 1)-триrrера 12 и первого выхода параллельного регистра 13 (фиг. P>r, д) поступают. на входы мультиплексоров 6 и 7, где они on- 5 ределяют знак формируемого сигнала, производя инвертирование двоичного кода отсчетов значений сигналов, записанных в ПЗУ 2 и ПЗУ 3 и поступающих на групповые входы мультиплексо-10 ров 6 и 7. Одновременно они являются старшими разрядами записанных в ПЗУ отсчетов значений сигналов, что позволяет не ваписывать их в ПЗУ.

Траектории D u F (фиг. 7) исполь- 15 зуются для формирования квадратурного и синфазного сигналов одновременно. Если для формирования квадратурного сигнала используется траектория

Е, то для формирования синфазного сигнала используется траектория G, и наоборот. Какая именно траектория

Е и С используется для формирования квадратурного и соответственно синфазного сигналов, определяется де- 25 шифратором 16 смены знака косинуса, на который поступает сигнал с второго регистра 13 сдвига. Если знак косинуса меняется на протяжении трех тактовых интервалов, то сигнал с вы- 30 хода дешифратора 16 смены знака косинуса (фиг. Ве), поступающий на блок

1 коммутации, не производит инверсию кода траектории при помощи элементов ИСКЛЮЧИ)ЩЕЕ ИЛИ 19 в Ьлоке коммутации 1 g (фиг. 3) . Инверсии не происходит, если для формирования квадратурных сигналов используются траектории D u F. По сигналу с выхода

У (фиг. Ви) дешифратора 14 кода тра- 40 ектории сигнал с выхода дешифратора

16 смены знака косинуса блокируется при помощи элемента 2И 20 (фиг. 3) °

Работа дешифратора 16 смены знака косинуса описывается следующим выра- 4g жением булевой алгебры: гической "1" мультиплексор 6 пропускает сигнал с" ПЗУ 3, а мультиплексор 7 — с ПЗУ 2. Если в этот момент формирование сигналов происходит при помощи траекторий Е и G, то коды траекторий, поступающие на ПЗУ 2 и ПЗУ

3, необходимо поменять местами на время переключения мультиплексора. Это происходит при помощи инвертирования сигнала с выхода дешифратора 16 смена знака косинуса на элементе ИСКЛЮЧМЖIÅE ИЛИ 19 в блоке 15 коммутации по сигналу с выхода делителя 9 частоты на два. На третий вход формирова-. теля квадратурных сигналов на блок 15 коммутации поступает сигнал блокировки в виде логического "0" ° Код траектории блокируется на элементах 2И

20 (фиг. 3), на выходе которых устанавливается состояние "О", что соответствует коду траектории D, т.е. чистой синусоиде. При этом формирователь формирует квадратурные сигналы, соответствующие входному информационному сигналу без предмодуляционной фильтрации (фиг, ба, кривая А) . Для того, чтобы смена состояний двоичного кода на выходах формирователя квадратурных сигналов была одновременной, в мультиплексорах 6 и 7-используются D-триггеры 12 (фиг. S), на тактовые входы которых поступает сигнал синхронизации с блока 4 опорных частот, пред-. ставляющий собой проинвертированный на элементе НЕ 21 сигнал частоты дискретизации, поступающий на первый вход формирователя квадратурных сигналов. Сигналы с выходов D-триггеров

12 (фиг. $) являются выходными сигналами формирователя квадратурных сигналов, поступающими далее на цифроаналоговые преобразователи (фиг. 1). формула изобретения

1. Формирователь квадратурных сигналов, содержащий блок считывания, первый и второй входы которого явля ются соответственно тактовым и информационным входами формирователя, и первое и второе постоянные запоминающие устройства, о т л и ч а ю щ и йс я тем, что, с целью повышения точности формирования квадратурных сигналов путем снижения уровня шумов квантования при одновременном уменьшении объема записи постоянных запоминающих устройств, введены первый и

5 !

О

40

9 155 второй мультиплексоры, выходы которых ,являются выходами Формирователя, а блок считывания содержит последовательно соединенные блок опорных частот и блок управления, третий вход блока считывания является входом управления формирователем, первый и второй выходы устройства считывания соединены соответственно с первым и вторым входами первого и второго мультиплексоров, третий и четвертый выходы устройства считывания подключены к третьему входу соответственно первого и второго мультиплексоров, первая группа выходов устройства считывания соединена с первыми группами входов первого и второго постоянных запоминающих устройств, вторая и третья группы выходов устройства считывания подключены к второй группе входов соответственно первого и второго постоянных запоминающих устройств, выходы которых соединены с первыми и вторыми группами входов первого и второго мультиплексоров, первый, второй и третий входы устройства считывания являются соответственно входом блока опорных частот, вторым и третьим входами блока управления, первый, второй, третий и четвертый выходы устройства считывания являются соответственно вторым выходом блока опорных частот, первым, вторым и третьим выхода,ми блока управления,а первая, вторая и третья грчппы выходов устройства считывания являются соответственно группой выходов блока опорных частот первой и второй группой выходов блока управления.

2. Формирователь по и. 1, о т л и" ч а ю шийся тем, что блок управления содержит последовательно соединенные первый регистр сдвига, дешиф0633

10 ратор кода траектории и блок коммутации, делитель частоты на два, последовательно соединенные реверсивный счетчик, дешифратор знака косинуса, второй регистр сдвига и дешифратор смены знака косинуса и последовател ьно соеди не нные па ра ллел ь ный р егистр, дешифратор знака синуса и Dтриггер, выход которого является третьим выходом блока управления, тактовый вход первого регистра сдвига соединен с входом делителя частоты на два, с тактовыми входами реверсивного счетчика, параллельного регистра, D-триггера и второго регистра сдвига и является первым входом блока управления, информационный вход первого регистра сдвига соединен с входом управленияя счетом реверсивного счетчика и является вторым входом блока управления, первый управляющий вход блока коммутации является третьим входом блока управления, выход делителя частоты на два соединен с вто;рым управляющим входом блока коммута» ции и является первым выходом блока управления, выход дешифратора знака косинуса подключен к другому входу дешифратора смены знака косинуса, выход которого соединен с третьим управляющим входом блока коммутации, первый выход второго регистра сдвига является вторым выходом блока управления, выходы реверсивного счетчика соединены с другими входами дешифратора знака синуса и с соответствующими информационными входами параллельного регистра, выходы которого подключены к соответствующим входам дешифратора знака косинуса, а первая и вторая группы выходов блока коммутации являются соответственно первой и второй группами выходов блока управления.!

550б33

1550633

М

vO) ю(г) 1550633

1 A

Составитель И. Котиков

Техред,п.Олийнык Корректор Н. Ревская

Редактор Н. Ывыдкая

Заказ 279 Тираж 524 Подпис ное

ВНИИПИ Государственного комитета по изобретениям и открьггиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101