Универсальный dv(т)-триггер

 

Изобретение относится к цифровой технике и может использоваться при производстве пересчетных схем, сдвигающих и параллельных регистров, а также как самостоятельный триггер в различных цифровых устройствах. Целью изобретения является повышение быстродействия и расширение функциональных возможностей. В DV(Т)-триггер введены входы R и S асинхронной установки и новые конструктивные связи. Устройство также содержит входы D,V,C, элементы ИЛИ-НЕ 1 - 3, ЭЛЕМЕНТЫ И 4, 5 ЭЛЕМЕНТЫ ИЛИ-НЕ 6, 7. Цель достигается за счет уменьшениия на одну элементарную задержку логического элемента времени распространения сигнала от входа DV-триггера к его выходу и за счет получения возможности асинхронной установки триггера. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„,, 1552 (51) 5 Н о3 К 3/037

ПРИ ГКНТ СССР

ОПИСАНИЕ И3ОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ (21) 4344029/24-21 (22) 15.12.87 (46) 23.03.90. Бюл. Г" 11 (71) Азербайджанский институт нефти и химии им.М.Азизбекова (72) М.П.Грановский и А.С.Мякочин (53) 621 ° 374.3 (088.8) (56) Валиев К.A. и др, Микромощные интегральные схемы. - М.: Сов.радио, 1975, с.92, рис.4.2(б) °

Там же, с.102, рис,4.29. (54) УНИВЕРСАЛЬНЫЙ DU (Т)-ТРИГГЕР (57) Изобретение относится к цифровой технике:и может использоваться при производстве пересчетных схем, 2 сдвигающих и параллельных регистров, а также самостоятельный триггер в различных цифровых устройствах. Целью изобретения является повышение быстродействия и расширение функциональных возможностей. В ПЧ(Т)-триггер введены входы R u S асинхронной установки и новые конструктивные связи.

Устройство также содержит входы В, U, С, элементы ИЛИ-НЕ 1-3, элементы

И 4, 5 и элементы ИЛИ-НЕ 6, 7. Цель достигается за счет уменьшения на одну элементарную задержку логического элемента времени распространения сигнала от входа DU-триггера к его выходу и за счет получения возможности а асинхронной установки триггера. 1 ил.

l !

5иапа/имюая ячейка I

1552358

Изобретение относится к цифровой технике и может использоваться при производстве пересчетных схем, сдвигающих и параллельных регистров, а также как самостоятельный триггер в различных цифровых устройствах.

Цель изобретения - повышение быстродействия и расширение функциональных возможностей, 10

Поставленная цель достигается за

4чет введения новых конструктивных признаков, обеспечивающих уменьшение на одну элементарную задержку времени распространения сигнала от входа к выходу триггера и возможность асинхронной установки триггера, I

На чертеже приведена функциональная схема DV-триггера.

Универсальный DV(T) -триггер содер- 20 жит первый, второй элементы ИЛИ-НЕ 1 и 2, элемент ИЛИ-НЕ 3 (элемент НЕ с входной структурой ИЛИ), первый, второй элементы И 4, 5 и третий, четвертый элементы ИЛИ-НЕ 6, 7. Вход D eoe- 25 динен с первым входом элемента ИЛИ-НЕ

1, выход и второй вход которого соединены соответственно с первым входом элемента ИЛИ-НЕ 2 и с выходом элемента И 4, выход которого соединен О с первым входом элемента ИЛИ-НЕ б, выход которого соединен с инверсным

f выходом Q и с первым входом элемента

ИЛИ-НЕ 7, выход которого соединен с прямым выходом (и с .вторым входом элемента ИЛИ-НЕ 6, выход элемента И

5 соединен с вторым входом элемента

ИЛИ-НЕ 7 и с вторым входом элемента

ИЛИ-НЕ 2, выход которого соединен с входом элемента ИЛИ-HE 3 и с первым 40 входом элемента И 4, второй вход которого соединен с первым входом элемента И 5, второй вход которого соединен с выходом элемента ИЛИ-НЕ 3, дополнительный вход которого соединен 5 с входом S и с третьими входами элементов ИЛИ-НЕ 1, б, вход Г соединен с третьими входами элементов ИЛИ-НЕ

2, 7, вход С соединен с первым входом элемента И 5, вход V соединен с третьими входами элементов И 4, 5.

DV-триггер можно отнести к классу ведущий-ведомый. Ведущая ступень содержит элементы ИЛИ-HE 1-3, а ведомая ступень - элементы И 4, 5 и выходную бистабильную ячейку на элемен- " тах ИЛИ-НЕ 6, Триггер работает следующим образом.

При отсутствии сигнала разрешения (V = 0) или синхроимпульсов на входе

C элементы И ч и 5 выключены, на их выходах нули и бистабильная ячейка (БЯ) находятся в каком-либо из двух состояний "1" и "0", т.е. триггер находится в режиме хранения ранее записанной информации. Если при этом на D-входе происходит изменение информации, то они не передаются на выходе Ц и Я триггера, но элементы

ИЛИ-НЕ 1-3 ведущей ступени устанавпиваются в состояния, соответствующие значению информации, поступающей на

B-вход, Если на D-входе присутствует единичная информация (D = 1), то при V = — 0 или С = 0 на выходах элементов

ИЛИ-HE 1-3 устанавливаются соответственно уровни "0, 1 и "0". При поступлении на триггер разрешения V =

1 и синхроимпульса С = 1 включается элемент И ч и замыкается обратная связь: "1" с выхода элемента ИЛИ-НЕ

2 подается ерез элемент И 4 на вход элемента ИЛИ-НЕ 1, т,е. в ведущей ступени триггера зафиксирована поступившая на D-вход единичная информация и ее последующие изменения при уровне синхроимпульса С = 1 не влияют на состояние элементов ИЛИ-НЕ 1-3, Одновременно "1" с выхода элемента И

4, поступающая на вход элемента

ИЛИ-НЕ б, переключает БЯ в состояние, при котором íà Q-выходе появляется 1", т.е. единичная информация, присутствовавшая íà D-входе, в момент поступления синхроимпульса передается на выход триггера.

Если при С -- 0 íà D-входе присутствует нулевая информация (D = 0), то на выходах элементов ИЛИ-НЕ 1-3 устанавливаются соответственно уровни

"1", "0, 1". При поступлении на триггер синхроимпульса С = 1 (при V= — 1) включается элемент И 5 и замыкается обратная связь: 1 с зыхода элемента ИЛИ -НЕ 3 подается чере":элемент И 5 на вход элемента ИЛИ-НЕ 2, т.е. в триггере на элементах ИЛИ-НЕ

2 и 3 и элементе И 5 зафиксирована поступившая на В-вход нулевая информация. Последующие ее изменения при

С =.- 1 приводят к изменениям состояния выхода элемента ИЛИ-HE 1, но они не влияют на состояние выходов элементов ИЛИ-НЕ 2 и 3, Одновременно

5 15

"1 с выхода элемента И 5, поступающая на вход элемента ИЛИ-НЕ 7, переключает БЯ в состояние, при котором на Я-выходе появляется "О, т.е. нулевая информация, присутствовавшая на D-входе, в момент поступления синхроимпульса передана на выход триггера.

Таким образом, информация с D-входа триггера поступает в ведущув триггерную ступень только во время паузы между синхроимпульсами при разомкнутых обратных связях, а с момента поступления синхроимпульсов обратные связи замыкаются, информация фиксируется в ведущей ступени и одновременно перезаписывается из нее в БЯ триггера по положительному фронту синхроимпульсов.

Необходимое время передачи информации в ведущую ступень определяется временем срабатывания элементов

ИЛИ-НЕ 1-3 и равно 4с,р, где среднее элементарное время задержки.

Поэтому длительность паузы между синхроимпульсами достаточно иметь 4t

Длительность синхроимпульсов определяется временем переключения бистабильной ячейки, равным 2t

Следовательно, быстродеиствие предлагаемого DV(T)-триггера, определяемое его максимальной частотой переключений в счетном режиме при соединении D-входа с инверсным Q-выходом триггера, составляет 1/бс „, При подаче положительного сигнала на S-вход происходит принудительная асинхронная установка триггера в состояние "1 независимо от наличия сигнала на входах С и D. При подаче положительного сигнала на R-вход происходит принудительная асинхронная установка триггера s состояние независимо от сигналов на входах С и D.

В режиме счетного триггера информация на выходах Q и О,изменяется по положительному фронту импульса на С входе, а на выходах элементов ИЛИ-НЕ

2, 3 — по отрицательному Фронту. По" скольку импульсы установки БЯ с вы52358 б ходов элементов ll », 5 появляются поочередно с задержкой lt относительно импульса на С-входе и имеют одинаковую полярность с импульсами на С-входе, то их можно использовать в качестве импульсов "Перенос и Заем, причем импульсы Заем", Перенос можно снимать соответственно с выходов элементов И 4, 5.

Формула изобретения

Универсальный DV(T)-триггер, содержащий входы D. С, V, четыре элеl5 мента ИЛИ-НЕ, два элемента И и элемент НЕ, вход D соединен с первым входом первого элемента ИЛИ-НЕ, выход и второй вход которого соединены соответственно с первым входом второ2р го элемента ИЛИ-НЕ и с выходом первого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ-НЕ, выход которого соединен с инверсным выходом и с первым входом четвертого элемента ИЛИ-НЕ, вь1ход которого соединен с прямым выходом Q и с вторым входом третьего элемента

ИЛИ-НЕ, выход второго элемента И соединен с в †он входом четвертого элеЗР мента ИЛИ-НЕ и с вторым входом второ" го элемента ИЛИ-НЕ, выход которого соединен с входом элемента НЕ и соединен с первым входом второго элемента И, второй вход которого соединен

З5 с первым входом второго элемента И, второй вход которого соединен с выходом элемента НЕ, о т л и ч а ю— шийся тем, что, с целью повышения быстродействия и расширения функ4р циональных возможностей, в него введены входы P. и S, à s разрыв связи между выходом второго элемента ИЛИ-НЕ и входом элемента НЕ введена структура ИЛИ, дополнительный вход которой

45 соединен с входом S и с третьими sxoдами первого и третьего элементов

ИЛИ-НЕ, вход 1 соединен с третьими входами второго и четвертого элементов ИЛИ-НЕ, вход С соединен с первым

5р входом второго элемента И, вход Ч соединен с третьими входами первого и второго элементов И.