Устройство памяти на телевизионный кадр

 

Изобретение относится к технике средств связи и может использоваться в передающей телевизионной аппаратуре для построения устройств обработки сигналов изображений, например устройств пространственно-временной фильтрации и кодирования. Цель изобретения - увеличение информационной емкости без дополнительного увеличения энергопотребления. Устройство памяти на телевизионный кадр состоит из блока 12 управления и из N параллельно соединенных одинаковых модулей - узлов памяти, число N которых определяется разрядностью цифрового кода. Каждый узел памяти содержит демультиплексор 1 с одного направления на L, блок 2 запоминающих ячеек, состоящий из L ячеек, L - разрядные регистры 3 и 10, кодер 4 Хэмминга L/K, буферный блок 5, состоящий из K буферных элементов, K двунаправленных коммутаторов 6 с одного входа на (R+1) выходов, где RΛ и R*98K, (K+R) накопителей 7, параллельный K-разрядный регистр 8, декодер 9 Хэмминга K/L и мультиплексор 11 с L направлений в одно. 9 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)g Н 04 N 7/! 8

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

l1O ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4314850/24-09 (22) Об.10,87 (4б) 23.04.90. Бкп. 1Ф 15 (72) В.Д.Баяндин, Б.З,Симкин и В.В.Тараканов (53) 621.397 (088,8) (5б) TFEE Transactions on Consumer

Electronics. — 1983, vol. CF.-29, N 3, р, 242-248, (54) УСТРОЙСТВО ПАМЯТИ НА ТЕЛЕВИЗИОННЫЙ КАДР

„.Я0„„1559430 A 1

2 (57) Изобретение относится к технике средств связи и может использоваться в передающей телевизионной аппаратуре для построения устройств обработки сигналов изображений, например устройств в пространственно-временной фильтрации и кодирования, Цель изобретения — увеличение информаци" онной емкости без дополнительного увеличения энергопотребления, Устройство памяти на телевизионный кадр

1559430 состоит из блока 12 управления и из п параллельно соединенных одинаковых модулей — узлов памяти, число и которых определяется разрядностью, цифрового кода, Каждый узел памяти содержит демультиплексор 1 с одного направления на 1, блок 2 запоминающих ячеек, состоящий из 1 ячеек, 1разрядные регистры 3 и 10, кодер 4

Изобретение относится к технике 15 средств связи и может быть использовано в передающей телевизионной аппаратуре для построения устройств обработки сигналов изображений, например устройств пространственно-времен- 20 ной фильтрации и кодирования, наиболее перспективными устройствами телевизионной кадровой памяти являются устройства на приборах с зарядовой связью (ПЗС), обеспечивающие повьпнен- 25 ную плотность упаковки запоминающих ячеек.

Целью изобретения является увеличение информационной емкости без дополнительного увеличения энергопотребления, На фиг,1 представлена структурная электрическая схема устройства памяти на телевизионный кадр; на фиг.2— структурная электрическая схема накопителя; на фиг. 3 — структурная электрическая схем блока на ПЗС; на фиг,4 — структурная электрическая схема кодера Хэмминга; на фиг.5 — структурная электрическая 40 схема декодера-Хэмминга; на фиг,б— структурная электрическая схема блока управления устройством памяти на телевизионный кадр; на фиг.7а — р— временные диаграммы сигналов управле- 45 ния переносом зарядов во входном и выходном регистрах блоков на ПЗС; на фиг. 8а-г временные диаграммы сигналов управления переносом заряда во входном, выходном и в буферных регистрах блока на ПЗС; на фиг, 9а-жвременные диаграммы сигналов управления переносом зарядов в буферных регистрах и в матриц блока на ПЗС.

Устройство памяти на телевизионный кадр состоит из и одинаковых модулей, число которых определяется разрядностью цифрового кода. Каждый модуль (1-n) (узел памяти) содержит

Хэмминга 1/k, буферный блок 5, сос- тоящий из k буферных элементов, двунаправленных коммутаторов б.с од-; ного входа на (г+1) выходов, где

r (1 и r (k, (k + r) накопителей

7, параллельный k-разрядный регистр

8, декодер 9 Хемминга 1с/1 и мультиплексор 11 с 1 направлений в одно °

9 ил. (фиг.)) демультиплексор 1 с одного направления на 1, блок 2 запоминающих ячеек (2 -2 <) первый 1-разрядный регистр 3, кодер 4 Хэмминга 1/k, буферный блок 5, состоящий из k буферных элементов (51-5„),k двунаправленных коммутаторов бл -6> с одного входа на (г+1) выходов, где r C 1 и г.л k накопители 7„-71,+,„, параллельный k-разрядный регистр 8, декодер 9 Хэмминга k/1, второй 1-разрядный регистр 10 и мультиплексор 11 с

1 направлений в одно, Информационный вход демультиплексора I является информационным входом устройства памяти на телевизионный кадр, адресными входами демультиплексора 1 являются первые — четвертые входы,1 выходов демультиплексора 1 соединены с информационными входами одноименных запоминающих ячеек 2 -2, входы сброса которых соединены вместе и являются входом управления, соединенным с пятым выходом блока 12 управления, Выходы ячеек 2л-2.< соединены с одноименными информационными 1-входами регистра 3, вход синхронизации регистра 3 соединен с пятым выходом блока 12 управления,1 выходов регистра.3 соединены с одноименными 1 входами кодера 4 Хэмминга,.k выходов кодера 4

Хэмминга соединены с информационными входами одноименных буферных элементов 5 "5> вход управления которых соединен с четвертым выходом блока

12 управления, k выходов буферного блока 5 соединены с входами одноименных двунаправленных коммутаторов

61-6 и с одноименными входами параллельного k-разрядного регистра 8 ° (r+1) выходов двунаправленных коммутаторов 61-6„ соединены с входамивыходами накопителей 7 следующим образом: первый выход первого двунаправленного коммутатора 6 соединен

5 155 с входом-выходом первого накопителя (г ), второй выход первого коммутатора 6, — с входом-выходом второго накопителя (r <), третий выход первого коммутатора 6, — с входом-выйодом третьего накопителя (r ) и т.д.,первый выход k-го двунаправленного коммутатора 6 соединен с входом-выходом k-го накопителя 7 и т.д., r-выход

k-ro двунаправленного коммутатора 6— с входом-выходом накопителя 7(k +

+ r — 1), (r + 1)-выход k ro двунаправленного коммутатора 61, — с входом-выходом накопителя 7 (k+r), Вход управления параллельного kразрядного регистра 8 соединен с пятым выходом блока 12 управления. выходов параллельного k-разрядного регистра 8 соединены с одноименными k входами декодера 9 Хэмминга, 1 выходов которого соединены с 6диоименными информационными. входами второго регистра 10, Вход управления второго регистра 10 соединен с пятым выходом блока 12 управления, 1 Bblxo дов второго регистра 10 соединены с одноименными информационными входами мультиплексора 11, адресные входы которого соединены с первым — четвертым выходами блока 12 управления, а выход мультиплексора ll является информационным выходом устройства памяти на телевизионный кадр.

Накопитель 7 (фиг.2) содержит демультиплексор 13 с одного на четыре направления, первый коммутатор 14 с четырех на четыре направления, четыре блока 15 15 на ПЗС, второй коммутатор 16 с четырех на четыре направления и мультиплексор !7 с четырех направлений в одно. Вход демультиплексора 13 и выход мультиплексора 17 соединены вместе и являются входом-выходом накопителя 7.Демультиплексор 13 и мультиплексор 17 выполнены, например, на транзисторных ключах, Входы демультиплексора

13 с второго по пятый являются первым — четвертым входами накопителя

7, входы с пятого по восьмой мультиплексора 17 являются пятым — восьмым входами накопителя 7, а входы блоков 15,-I 5 на ПЗС являются входами 9-17 накопителя 17, все 17 входов образуют групповой вход накопителя

7 ° Выходы демультиплексора 13 соединены с одноименными входами коммутатора 14, выходы которого соединены

9430 6

55 с информационными входами одноименных блоков )5 -15 на ПЗС, выходы блоков на ПЗС соединены с одноименными входами коммутатора 16, выходы которого подключены к одноименным информационным входам мультиплексора 17. Коммутаторы 14 и 16 выполнены, например, в виде поля пережигаемых перемычек, Блок 15 на ПЗС (фиг.3) содержит блок 18 ввода, входной последовательно-параплельный двухфазный регистр 19, первый параллельный буферныц регистр 20, матрицу 21 ПЗУ,второй параллельный буферный регистр

22, выходной параллельно-последовательный регистр 23 и блок 24 вывода.

Вход блока 18 ввода является информационным входом блока 15 на ПЗС, выход блока 24 вывода является выходом блока 15 на ПЗС, входы управления переносом зарядов блока 15 на

ПЗС являются входами 9-17 накопителя 7. Выход блока 18 ввода подключен к входу регистра 19, выходы которого через регистр 20 подключены к входам матрицы ПЗС 21. Выходы матрицы

21 через регистр 22 подключены к одноименным входам регистра 23,выход которого соединен с входом блока 24 вывода.

Кодер 4 Хэмминга (фиг.4) состоит из многовходовых схем сложения по модулю 2, построенных на элементах

ИСКЛЮЧАЮЩЕЕ ИЛИ. Входы схем 25-29 являются входами кодера 4, выходы схем 25-29 являются выходами дополнительных информационных разрядов кодера 4.

Декодер 9 Хэмминга (фиг,5) состоит из многовходовых схем 30-34 сложения по модулю 2, дешифратора 35 и схемы 36 исправления ошибок, построенной на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ.

Выходы схем 30-34 подключены к входам дешнфратора 35, выходы дешифратора подключены к входам схемы 36 исправления ошибок. Информационные входы Х схемы 36 и входы схем 30-34 являются входами декодера 9, выходы схемы 36 исправления ошибок являются выходами декодера 9.

Блок 12 управления (фиг.6) содержит первый четырехразрядный счетчик

37, элемент И 38, двухразрядный .счетчик 39, первый дешифратор 40,второй дешифратор 4 1, элементы И 42-49, второй четырехразрядный счетчик 50, 1559430 элемент И 51, счетчик 52 по модулю шесть, элементы И 53 и 54,третий дешифратор 55, элементы И 56 и 57 и элемент ИЛИ 58. Вход счетчика 37 является входом С (синхронизации) блока 12 управления, выходы счетчика 37 соединены с входами элемента И 38, выход котерого является выходом 5 блока 12 управления, Третий выход счетчика 37 соединен с первым входом второго дешифратора 41, четвертый выход счетчика 37 соединен с вторым входом второго дешифратора 41.Выход элемента И 38 соединен с входом счетчика 39, выходы которого соединены с одноименными входами первого дешифратора 40, Первый и третий выходы первого дешифратора 40 являются выходами 14 и 15 блока 12 управления, Первый выход первого дешифратора .40 соединен с первыми входами элементов

И 42, 46 и 56, второй выход — с первыми входами элементов И 43 и 47,третий выход — с первыми входами элементов И 44, 48 и 57 и счетчика 50,четвертый выход — с первыми входами элементов И 45 и 49, Вторые входы элементов И 42-45 подключены к первому выходу второго дешифратора 41,вторые входы элементов И 46-49 подключены к второму выходу второго дешифратора . 41. Выходы элементов И 42-49 являются выходами 6-13 блока 12 управления.

Выходы счетчика 50 .соединены с входами элемента И 51. Выход последнего соединен с первыми входами элементов

И 53 и 54 и входом счетчика 52,выходы которого соединены с одноименными входами третьего дешифратора 55, Выходы последнего являются выходами

17-22 блока 1 2 управления. Кроме того, второй выход дешифратора 55 соединен с вторым входом элемента И 53, а пятый выход дешифратора 55 - с вторым входом элемента И 54. Выходы элементов И 53 и 54 соединены с первыми входами элементов И 56 и 57,а их выходы подключены к входам элемента ИЛИ 58, выход которого является выходом 16 блока 12 управления,устройство работает следующим образом, Каждый разряд кода сигнала изображения поступает на информационный вход демультнплексора 1 (фиг.1) 1 последовательных отсчетов запоминаются в ячейках 2 -2, с выходов которых по заднему фронту сигнала перезаписи переписываются в параллельный регистр 3. 1Io заднему фронту этого, же сигнала перезаписи происходит сброс запоминающих ячеек 21-? . Сигнал перезаписи поступает с выхода элемента И 38 (фиг.6). Модуль счета счетчика 37 соответствует разрядности демультиплексора 1и равен f. Адресные входы демультнплексора подключены к выходам счетчика 37. На его вход поступают тактовые импульсы, прорезанные строчными и кадровыми гасящими импульсами. Зафиксированные сигналом перезаписи в регистре 3 1 отс15 .четов одного разряда кода сигнала иэображения. поступают на вход кодера

4 Хэмминга, где формируются (k-1) дополнительных отсчетов (например 5 на фиг.4) с помощью многовходовых

2р схем сложения по модулю 2. С выхода кодера 4 Хэмминга k сигналов через буферные элементы блока 5 с тремя состояниями поступают на входы двунаправленных коммутаторов 6,-6 „. Бу25 ферные элементы включаются в активное состояние по низкому уровню сигнала (фиг.7б) поступающего на четвертый вход демультнплексора 1 с выхода старшего разряда счетчика 37 блока 12 управления двунаправленные коммутаторы 61-6 1, обеспечивают подключение к параллельному k-разрядному регистру 8 тех k из (k+r) накопителей 7,, в которых нет дефектов,вы35 зывающих о бки. которые не могут быть исправлены декодером. В накопителе 7,. (фиг.2) происходит временное разуплотнение входных сигналов с помощью демультиплексора 13, одно40 временная запись в четыре блока 15 на ПЗС, временное уплотнение сигналов с помощью мультиплексора 17. С помощью коммутаторов 14 и 16 обеспечивается такая нумерация блоков 15

45 на.ПЗС внутри каждого накопителя 7, чтобы ошибки, вызываемые дефектами в матрицах 21 блоков 15 на ПЗС, исправлялись декодером. Сигналы управления демультиплексором 13 и мультиплексором 17 формируются в блоке

12 управления (фиг,6) следующим образом. Состояние счетчика 39 (фиг.7в, г) изменяются по заднему фронту сигнала, снимаемого с выхода элемента

И 38, и дешифрируются дешифратором

40. Сигналы с выходов последнего поступают на первые входы элементов

И 42-45 и 46-49, Стробирующим сигналом управления демультиплексором 13, 1559430 поступающим на вторые входы элементов И 42-45, является сигнал записи (фиг, 7п), поступающий с первого выхода дешифратора 41 и соответствую-

5 щий наличию высокого уровня на. выходе третьего разряда (фиг.7а) и низкого уровня на выходе четвертого разряда (фиг.7б) счетчика 37. Стробирующим сигналом управления мультиплексором 17, поступающим на вторые входы элементов И 46-49 является сигнал считывания (фиг,7р),поступающий с второго выхода дешифратора 41 и соответствующий наличию высокого ! уровня на выходах третьего и четвертого разрядов счетчика 37. С выходов элементов И 42-45 снимаются сигналы (фиг,7д-з) управления демультиплексором 13, а с выходов элементов И 46 — g0

49 - сигналы (фиг,7к-н) управления мультиплексором 17. Входные информационные сигналы ПЗС блока 15 преобразуются в заряд блоком 18 ввода (фиг,3) который обеспечивает хране- 25 ние заряда до переноса в регистр. С помощью импульсов (фиг.7и,о) управления переносом зарядов, поступающих на входы ПЗС блока 15, осуществляется перенос зарядов из блока 18 ввода в регистр 19 ° Перенос зарядов иэ регистра 19 в буферный регистр 20 осуществляется в первый раз после заполнения регистра — в момент нахождения зарядов в нечетных ячейках регистра 19, и во второй раз, после заполнения регистра — в момент нахождения зарядов в четных ячейках регистра

19 с помощью импульсов (фиг ° 8г, 9a) управления переносом зарядов, Таким образом достигается уплотненная упаковка зарядов в регистре

20, Перенос зарядов из регистра 20 в матрицу 21 и по матрице осуществляется импульсами (фиг.9б-ж) управления переносом зарядов, поступающими на соответствующие входы блока 15 на ПЗС, а из матрицы 21 через буферный регистр 22 в выходной регистр

23 - импульсами (фиг.8г, 9a), поступающими в блок 15 на ПЗС в первый раз после появления зарядов в нижней строке матрицы 21 в нечетные ячейки регистра 23, а после вывода их из регистра 23 через блок 24 вывода во второй раз — в четные ячейки регистра 23. В блоке 24 вывода обеспечивается преобразование заряда в выходное напряжение и хранение его в течени.". одного периода сигнала (фиг,7и,",Импульсы (фиг,7и,о; фиг. 7и, 8а и фиг. 7о, 8б), поступающие на входы блока 15 на ПЗС, снимаются с первого и третьего выходов дешифратора 40 блока 12 управления (фиг,6). По заднему фронту сигнала (фиг.8б) происходит изменение состояния счетчика

50, также по заднему фронту сигнала,. поступающего с выхода элемента И 51, происходит изменение состояния счетчика 52, например по модулю шесть, тогда счетчики 50 и 52 образуют счетчик по модулю девяносто шесть, На выходах элементов И 53 и 54 формируются высокие уровни при состоянии счетчика, например тридцать один и семьдесят девять (фиг.8в). Сигнал с выхода элемента И 53 стробируется импульсом (фиг.7а), а сигнал с выхода элемента И 54 — импульсом (фиг.7б), после чего сигналы с выкодов элементов И 56 и 57 обьединяются на элементе ИЛИ 58 и поступают (фиг.8г, 9а) на выход 16 блока 12 управления, а затем — на вход блока

15 на ПЗС. Импульсы управления переноса зарядами в матрице формируются на выходах дешифратора 55 (фиг,9б-ж).

С выходов накопителей 7. (фиг.I) ин1. формационные сигналы через коммутаторы 6 поступают на информационные входы параллельного k-разрядного регистра 8. Запись в регистр 8 осуществляется по заднему фронту сигнала перезаписи, поступающего с выхода пятого блока 12 управления, С выхода регистра 8 сигналы поступают на декодер 9 (фиг.5),. где производится определение кода адреса возможной однократной ошибки с помощью многовходовых схем сложения по модулю 2, дешифрирование адреса с помощью дешифратора 35 и исправление ошибки схемой

36 исправления ошибок, построенной на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ. 1 выходных сигналов декодера 9 Хэмминга записываются в регистр 10 по задне-. му фронту сигнала перезаписи, поступающему с выхода пятого блока 12 управления и поступают на 1 информационных входов мультиплексора 11, На адресные входы мультиплексора поступают сигналы, приходящие с первого по четвертый выходов блока 12 управления, Технико-зкономические преимущества устройства памяти на телевизионl559430

12 ный кадр обусловлены возможностью увеличения информационной емкости при снижении удельного энергопотребления без сокращения проектных тех5 нологическнх норм н плотности поражающих дефектов в полупроводниковых кристаллах, При двухмикроннык проектных технологических нормах и плотности поражающих дефектов подзатвор- щ ных областей, равной 0,3 1/мм, ис- пользование данного устройства позволяет увеличить информационную емкость с 320 к бит хпдо l2000z бит zn, l5

Формула из обретения

Устройство памяти на телевизион-. нйй кадр, состоящее из и параллельно соединенных узлов памяти, каждый из которых содержит демультиплексор, 1 накопителей, мультиплексор и блок управления с входами синхронизации, отлич ающееся тем,.что, с целью увеличения информационной емкости без дополнительного увеличе- 25 ния энергопотребления, введены последовательно соединенные блок запо минающих ячеек, состоящий из 1 ячеек, подключенный к выходу демультиплек-. сора, первый 1-разрядный регистр, ко- 30 дер Хэмминга 1/k, где 1 - число входов, k — число выходов, и буферный блок, состоящий из k буферных элементов, а также k двунаправленных коммутаторов с одного входа íà (r+l) .выходов, где r < 1 и r < k m дополнительных накопителей, где m k + r— — 1,и последовательно соединейные параллельный k-разрядный регистр, декодер Хэмминга k/1, где k — число

1 — число выходов, н второй

1-разрядный регистр, выходы которого соединены с входами мультиплексора, при этом первый вход демультиплексора является информационным входом устройства памяти на телевизионный кадр, выход демультиплексора является выходом устройства памяти на телевизионный кадр, управляющие входы блока запоминающих ячеек, первого и второго 1-разрядных регистров,демультиппексора и мультиплексора, буферного блока, параллельного k-разрядного регистра и всех накопителей соединены с соответствующими выходами блока управления, причем выход i-го буферного соединен с входом i-ro двунаправленного коммутатора и i-м входом параллельного k-разрядного регистра, где i f,2» ...k, первый вход

i-го двунаправленного коммутатора . соединен с информационным входом-выходом i-го накопителя, второй выход

i-ro двунаправленного коммутатора соединен с информационным входом-выходом (i + I)-Fo накопителя, (r+.l)-й выход i-ro двунаправленного коммутатора соединен с информационным входом-выходом i+r)-го накопителя, !

559430

8лодд

ЗИМ 1-1б дьиой/ 35 -7, У-® 17= 21

8хо89

Bed IO ягод Ю

EN аде 1$ хадб хаУ37

)559430

1559430

Фиг. 7

1559430

Фиг.

Составитель О, Канатчикова

Техред А. Кравчук Корректор В. Гирняк

Редактор Н.Рогулич

Заказ 842 Тирам 530 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С

НТ СССР

113035, Москва, Ж-35, Раушская наб., д.. 4/5

Производственно-издательский комбинат Патент, г. Уж ор д, у . р

II II

r о л . Гаг а ина 1 0 1