Устройство для обработки нечеткой информации

 

Цель изобретения - повышение быстродействия устройства при выполнении арифметических операций над нечеткими числами. Устройство содержит арифметико-логический блок, блок микропрограммного управления, регистр команд, счетчик адреса, первый дешифратор, регистр, блок буферных регистров, блок оперативной памяти. Дополнительно в устройство введена группа из N-1 блоков оперативной памяти, где N - число функций принадлежности, коммутатор, второй дешифратор, элемент НЕ, с первого по 2N-й элементы И, группа из N-1 блоков буферных регистров, с первой по (N-1)-ю схемы сравнения, с первого по N-й двунаправленные коммутаторы. Блок микропрограммного управления содержит генератор тактовых импульсов, два коммутатора, два элемента И, два элемента НЕ, счетчик адреса, регистр микрокоманд, узел постоянной памяти.

Й 1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК..80„„15 4 (51)5 G 06 F 15/31 .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А8ТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 3941315/24-24 (22) 06.08.85 (46) 15.05,90. Бюл. 11- 18 (71) Ленинградский институт авиационного приборостроения (72) В.Б.Виноградов, И.А.Комиссарова, M.Ñ.Êóïðèÿíoâ и Л.Г.Логинская (53) 681,3(088.8) (56) Экхауз P., Моррис Л. ИиниЭВМ: организация и программирование/ Пер. с англ,. М.: Финансы и статистика, !

983, с. 188.

Майоров С.А., Новиков Г.И. Принципы органиэации цифровых машин. Л.:

Машиностроение, 1974, с. 338. (54)(57) 1. УСТРОЙСТВО ДЛЯ ОБРАБОТКИ

НЕЧЕТКОЙ ИНФОРМАЦИИ, содержащее арифметико-логический блок, блок микропрограммного управления, регистр команд, счетчик адреса, первый дешифратор, регистр, блок буферных регистров, блок оперативной памяти, выход . регистра подключен к первому информационному входу арифметико-логического блока, выход признака результата арифметико-логического блока подключен к первому входу логических условий блока микропрограммного управления, вход запуска устройства, вход останова устройства и вход обнуления устройства подключены соответственно к входам запуска, останова и сброса блока микропрограммного управления, выход поля операции регистра команд подключен к входу первого дешифратора, выход которого подключен к входу кода команды блока микропрограммного управления, выход признака нечетко" сти операнда регистра команд подключен к второму входу логических усло. вий блока микропрограммного управле2 ния, выход адресного поля регистра команд подключен к информационному входу счетчика адреса, первый выход блока микропрограммного управления подключен к счетному входу счетчика адреса, второй выход блока микропрограммного управления подключен к входу считывания регистра, третий выход блока микропрограммного управления подключен к входу записи регистра команд, четвертый и пятый выходы блока микропрограммного управления подключены соответственно к входу.записи и к входу чтения блока оперативной памяти, выход которого подключен к первому информационному входу блока . буферных регистров, выходы которого подключены к информационным входам блока оперативной памяти, о т л и— ч а ю щ е е с я тем, что, -с целью повышения быстродействия устройства при выполнении арифметических операФ ций над нечеткими числами, в устройство введены группа из (п-1) блоков оперативной памяти, где n — - число функций принадлежности, коммутатор, второй дешифратор, элемент НЕ, с первого по 2п-й элементы И, группа из (n-1) блоков буферных регистров, с первой по (n-1)-ю схемы сравнения, с первого по и-й двунаправленные коммутаторы, шестой выход блока микропрограммного управления подключен к управляющему входу коммутатора, седьмой выход блока микропрограммного управления подключен к первым входам элементов И с первого по п-й, восьмой выход блока микропрограммного управления подключен к стробирующему входу второго деаифратора, к входу зла мента НЕ и к первым управлякцим вхо1564603 дам блоков буферных регистров с первого по (и-1)-й группы, девятый выХод блока микропрограммного управле«1ия подключен к входу записи регистра, десятый выход блока микропрограм5

««ного управления подключен к первому управляющему входу блока буферных

Регистров, одиннадцатый выход блока

«1икропрограммного управления подключен к входу кода операции арифметико,«1огического блока, двенадцатый выход блока микропрограммного управления

«1одключен к стробирующим входам схем равнения с первой по (и-1)-ю и к

«ITopoMy управляющему входу блока бу«1«ерных регистров, информационный вы« од арифметико-логического блока подключен к первому информационному вхо 1у регистра, к второму информационному входу блока буферных регистров и первым информационным входам бло« ов буферных регистров группы, выход блока оперативной памяти подключен

Й информационному входу первого двуаправленного коммутатора, информаионный выход i-ro блока оперативной амяти группы («.=1...,,n-l) подключен информационному входу (i+1)-го двунаправленного коммутатора, к второму информационному входу i-го блока буферных регистров группы и к первому информационному входу i-й схемы сравНения, первый выход коммутатора под-, «слючен к адресным входам блока опера35 ивной памяти и к адресным входам и-l)-го блока оперативной памяти руппы, второй выход коммутатора ,одключен.к информационному входу

Второго денифратора, первый выход 40 которого подключен к второму входу первого элемента И, к первому входу (n+1)-ro элемента И и к синхровходу блока оперативной памяти, выход поля адреса регистра команд подключен к первому информационному входу комму1 оратора, информационный выход счетчиКа адреса подключен к второму информационному входу коммутатора, j-й выкод второго де«««ифратора (j=2, ° . °,n) 50 подключен к синхровходу (j-1)-го блока оперативной памяти группы, к второму входу j-ro элемента И и к первому (n+j)-го элемента И, выход элеМента НЕ подключен к вторым входам элементов И с (и+2)-го по 2п-й, чет55 вертый выход блока микропрограммного «правления подключен к входам записи блока оперативной памяти с первого по (п-1)-й группы, пятый выход блока микропрограммного управления ««одкличен к входам чтения блоков оперативной памяти с первого по (n-1)-й группы, к второму входу (и+1)-го элемента И и к третьим входам элементов И с (n+2)-ro по 2п-й, выход (и+1)-го элемента И (1=1 H) подключен к синхровходу 1 — го двунаправленного коммутатора, выход первого элемента

И подключен к третьему управляющему входу блока буферных регистров, выход k-го элемента И (k=2,...,п) подключен к второму управляющему входу (k-13-го блока буферных регистров группы, с первого по четвертый выхоpbI i-го блока буферных регистров группы подключены к информационным входам соответственно с первого по четвертый i-ro блока оперативной памяти группы и к информационным входам соответственно с второго по пятый

i-й схемы сравнения, третий управляющий вход i-го блока буферных регистров группы подключен к выходу 1-й схемы сравнения, выходы двунаправленных коммутаторов объединены и подключены к второму информационному входу арифметико.-логического блока, в второму информационному входу регистра и к информационному входу регистра команд, при этом каждый иэ п блоков буферных регистров содержит коммутатор, четыре элемента ИЛИ и четыре регистра, в каждом из и блоков буферных регистров первый и второй информационные входы блока буферных регистров подключены соответственно к первому и второму информационным входам коммутатора блока буферных регистров, первый управляющий вход блока буферных регистров подключен к управляющему входу коммутатора блока буферных регистров, второй и третий управляющие входы блока буферных регистров подключены соответственно к первым и к вторым входам элементов

ИЛИ с первого .по четвертый блока буферных регистров, выходы элементов

ИЛИ с первого по четвертый блока буферных Регистров подключены к синхровходам регистров соответственно с первого по четвертый блока буферных регистров, выходы с первого по четвертый коммутатора блока буферных регистров подключены к информационным входам регистров соответственно с первого по четвертый блока буферных

64603

5 15 регистров, выходы с первого по четвертый регистров блока буферных регистров подключены соответственно к выходам с первого по четвертый блока буферных регистров.

2. Устройство по и. l, о т л и— ч а ю ц е е с я тем, что блок микропрограммного управления содержит генератор тактовых импульсов, два коммутатора, два элемента И, два элемента НЕ, счетчик адреса, регистр микрокоманд, узел постоянной памяти, первый вход логических условий блока подключен к первому информационному входу первого коммутатора, входы запуска и останова блока подключены соответственно к входам запуска и останона генератора тактовых импульсов, вход сброса блока подключен к входам установки в "0" счетчика адреса и регистра микрокоманд, вход кода команды блока подключен к первому информационному входу второго коммутатора, второй вход логических условий блока подключен к второму информационному входу первого коммутатора, третий и четвертый информационные входы первого коммутатора подключены соответственно к шине единичного потенциала блока и к шине нулевого потенциала блока, выход первого коммутатора подключен к входу первого элемента НЕ и к первому входу первого элемента

И, выход первого элемента НЕ подключен к первому входу второго элемента

И, выходы первого и второго элементов И подключены соответственно к входу записи и к счетному входу счетчика адреса, выход генератора тактовых импульсов подключен к входу второго элемента НЕ и к,синхровходу регистра микрокоманд, выход второго элемента НЕ подключен к вторым входам первого и второго элементов И, выход второго коммутатора подключен к информационному входу счетчика адреса, информационный выход счетчика адреса подключен к адресному входу узла гостоянной памяти, выход узла постоянной памяти подключен к информационному входу регистра микрокоманд, выходы с первого по двенадцатый поля кода операции регистра микрокоманд подключены соответственно к выходам с первого по двенадцатый блока, первый и второй выходы поля перехода регистра микрокоманд подключены к управляюцим входам соответственно первого и второго коммутаторов, выход поля адреса регистра микрокоманд подключен к второму информационному входу второго комму- àòîðà.

Изобретение относится к вычислительной технике и монет быть использовано при создании устройств обработки нечеткой информации, Цель изобретения вЂ, повышение быстродействия при выполнении арифметических операций над нечеткими числамии.

На фиг. 1 и 2 представлена структурная схема устройства для обработ-. ки нечетких чисел; на фиг. 3 — структурная схема блока буферных регистров; на фиг. 4 — структурная схема блока микропрограммного управления.

Устройство содержит арифметикологический блок 1, регистр 2, блок 3 микропрограммного управления, первый дешифратор 4, регистр 5 команд, счетчик 6 адреса, блок 7 оперативной памяти, блок 8 буферных регистров, с первого по (n-1)-й блоки 9.1-9.п-1 оперативной памяти группы, с первого по и-й элементы И 10.1-10.п с перво.-..

55 го по (и-1) -й блоки буферных регистров

ll ° 1-ll.n-1 группы, коммутатор 12, с первой по (и-1)-ю схемы 12.1-12.п-l сравнения, дешифратор 13, с (п+1)-го по 2п-й элементы И 14.1-14.п, с первого по и-й двунаправленные коммутаторы 15.1-15.п и элемент НЕ 16.

Каждый из блоков буферных регистров включает коммутатор 17 с первого по четвертый регистры 18,1-18,4 и с первого по четвертый элементы

ИЛИ 19 ° 1-19.4.

Блок микропрограммного управления образуют счетчик 20 адреса, регистр

21 микрокоманд, узел 22 IIocToHHHQH памяти, генератор 23 тактовых импуль" сов, первый и второй элементы НЕ 24 и 25, первый и второй элементы И 26 и 27 .и первый и второй коммутаторы 28 и 29.

Устройство предназначено для выполнения арифметических операций над нечеткими числами. Под нечетким чис"

7 15646 лом понимается множество A= <рА(х);х>), где р :х (0,1) — отображение мйожестsa X в,единичный отрезок (0,1) — называется функцией принадлежности не5 четкого множества А, Значенме функции принадлежности рА(х) для элемента х 6.7С называется степенью принадлежности

Интерпретацией степени принадлежности ц (х) является, субъективная меГА, ра того, насколько элемент х е 3(, соот ветствует понятию, смысл которого формализуется нечетким множеством А.

В качестве йримера рассмотрим нечет;кое множество А, соответствующее в рамках конкретной задачи нечеткому числу 2:

03 тивной памяти с первого по (n-1)-A группы хранят функции принадлежности.

Работа устройства начинается с подачи сигнала "Сброс" на вход обнуления устройства блока 3 микропрограммного управления. Этот сигнал поступает на входы установки в "0" счетчика 20 адреса и регистра 21 микрокоманд и устанавливает их в нулевое состояние. Затем на вхоц запуска устройства с задержкой, равной времени считывания информации, нз узла 22 постоянной памяти подается сигнал

"Пуск". При получении сигнала "Пуск" генератор 23 начинает выдавать тактовую последовательность импульсов, По переднему фронту первого импульса, А =(0,05/1,7; 0,5/1,3; 0,3/1,9;

1/20; 0,3/2,1 ° 0,5/2,1; 0,5/2,2;

l0,005/2,3).

Арифметические операции над не" четкими числами определяются как А м В = С, где A=(pА, А — первое 25 нечеткое число; В =1 И, 3 J- вто рое нечеткое число; С = 1шах(ппп(, 1

$ i

P ) ); А + В 1 — нечеткое число, ре- 30 зультат операции.

Однако в конкретных случаях бывает дбстаточно производить вычисления ,- по упрощенной формуле

С = (шах(р р ) А я. В ). (1)

Под ядром нечеткого числа будем понимать такое значение области задания нечеткого числа (т.е. всей числовой оси), в котором функция принад- 40 лежности принимает максимальное значение, т.е. (А) = шах Р .

Л

Тогда ядро нечеткого числа результата операции 45 (А) + (3) (С) (2) а функция принадлежности результата, в соответствии с (1) р = шахр, р . (3) 50 . Работа устройства обработки нечетких чисел построена на основе математических выражений (2) и (3) . Нечеткие числа хранятся в виде ядра и на55 бора функций принадлежности. В шестнадцатиразрядном блоке 1 оперативной памяти хранятся ядра нечетких чисел, а шестнадцатиразрядные блоки опера" поданному на второй вход, вход записи, регистра 21 микрокоманд, регистр

21 записывает информацию из нулевой ячейки узла 22 постоянной памяти. По заднему фронту тактового сигнала, поданному через элемент НЕ 25 на первые входы первого и второго элементов И 26 и 27, происходит или загрузка нового адреса в счетчик 20 адреса через коммутатор 29, или увеличение содержимого счетчика 20 адреса микрокоманд на единицу при нулевом (отсутствие) значении условия на выходе коммутатора 28 условия, подаваемого на второй вход элемента И 26 и через элемент НЕ 24 на второй вход элемента И 27, Функционируя таким образом, блок 3 микропрограммного управления вырабатывает последовательность микрокоманд, обеспечивающих функционирование устройства.

С первого выхода блока 3 микропрограммного управления при определенной микрокоманде на вход счетчика

6 адреса подаются сигналы, настраивающие его на прием начального адреса .по второму входу и на запись по заднему фронту (т.е. по снятии микрокоманды), Загруженный в счетчик 6 адрес по следующей микрокоманде через коммутатор 12 подается на вход дешифратора

13 и на адресные входы блоков 7 и

9.1-9.п-1 оперативной памяти, причем старшие разряды адреса подаются на дешифратор 13,.

В соответствии с входным адресом дешифратора 13 инициализируется один из его выходов, которые поданы на входы выборки кристаллов блоков 7 и

9.1-9.п-1 оперативной памяти. Таким

9 156 образом, в соответствии.,со старшими разрядами адреса будет Инициализирован один из блоков оперативной памяти. С первого выхода коммутатора на четвертый вход этого блока памяти будут подаваться младшие разряды адреса и адресована таким образом конкретная ячейка памяти. 3 этой же микрокоманде с пятого выхода блока 3 микропрограммного управления будет выдан сигнал чтения на вторые входы всех блоков оперативной памяти. Из блока оперативной памяти, инициализированного дешифратора 13, по сигналу

"Чтение" произойдет выдача информации, которая появится на втором входе

1 соответствующего данному блоку оперативной памяти двунаправленного коммутатора. Этот двунаправленный коммутатор пропустит информацию на выход.

Информация с выхода выбранного двунаправленного коммутатора через магистраль поступит на второй вход регистра 5 команд и будет записана в нем по снятии сигнала записи, подаваемого на первый вход регистра 5 команд с

1 третьего выхода блока 3 микропрограммного управления, Таким образом, в результате выполнения микрокоманды происходит считыванйе команды из оперативной памяти по адресу из счетчика 6 адреса и загрузка команды в регистр 5 команд. В следуюцей микрокоманде код операции с первого выхода регистра 5 команд через дешифратор 4 поступает на третий вход блока 3 микропрограммного управления. По отрицательной полярности тактового сигнала с генератора 23 произойдет запись информации в счетчик 20 адреса микрокоманд. Запись будет осуцествлена, потому что коммутатор 28 управ- . ляюцим сигналом с выхода регистра 21 микрокоманд будет настроен на пропуск логической единицы, которая с выхода коммутатора 28 поступит на второй вход элемента И 26. С приходом на первый вход элемента И 26 инвертированной отрицательной полярности тактового сигнала с генератора 23 импульсов произойдет выход на микропрограмму, реализующую команду, записанную в регистр 5 команд.

В следующей микрокоманде адрес первого операнда с третьего выхода регистра 5 команд будет подан на первый вход коммутатора 12. Настроеннный по третьему входу управляющими, сигна4603

10.

50.лом с шестого выхода блока 3 микропрограммного управления, он пропустит адрес на первый вход дешифратора 13 и на соответствующие входы всех блоков оперативной памяти. Далее процесс выборки информации аналогичен процесму, описанному для чтения команды, до момента появления информации на выходе соответствуюцего двунаправленного коммутатора. По магистрали считанная информация подается на второй вход регистра 2 и по управляюцим сигналам, поступающим на первый и третий входы регистра 2 соответственно с второго и девятого выходов блока 3 микропрограммного управления, записы-, вается в регистр 2. В следующей микрокоманде адрес второго операнда подается с третьего выхода регистра 5 команд на первый вход коммутатора 12 и по аналогии с предыдущим случаем на магистрали оказывается информация, выбранная из оперативной памяти по адресу второго операнда. Эта информация по магистрали поступает на второй вход арифметико-логического блока 1, и результат арифметической операции с выхода арифметико-логического блока l по магистрали проходит на вход блока 8 буферных регистров и на входы блоков буферных регистров группы. На второй вход блока 8 и на третьи входы блоков 11.1-ll.n-l может поступить сигнал "Запись" соответственно с выходов элементов И 10.1-)O.ï. Информация по сигналу записи, выданному по седьмому выходу блока 3 микропрограммного управления, запишется в тот блок буферных регистров, который будет выбран дешифратором 13.

Ф

В следующей микрокоманде информация из блока буферных регистров данных по сигналу ".Запись", подаваемому с четвертого выхода блока 3 микропрограммного управления на первые входы всех блоков оперативной памяти, запишется в память. Таким образом, за три микрокоманды была выполнена арифметическая операция над двумя шестнадцатиразрядными операндами и результат операции загружен по адресу второго операнда.

Выполнение команды над нечеткими операндами осуществляется следующим образом.

По первой микрокоманде адрес с третьего выхода регистра 5 команд поступает на вход коммутатора 12, 156 настроенного по третьему входу с шестого выхода блока 3 микропрограммноГо управления на пропуск адреса с регистра 5 команд. Иладшие разряды адреса с первого выхода коммутатора

12 подаются на четвертые входы блоков ! перативной памяти, а старшие разряы адреса с второго выхода коммутаора 12 подаются на первый вход деифратора 13. На второй вход дешифатора 13 поступает с восьмого выода блока 3 микропрограммного управения признак операции с нечеткими перандами. По этому сигналу на выоде дешифратора 13 появляются сигнаы выборки кристалла сразу на всех

ыходах, что обеспечивает работу сех блоков оперативной памяти, Одовременно признак нечеткой операции оступает на четвертые входы блока егистров 11.l-ll,п-l буферных реистров, настраивая их на прием инормации с выхода блоков 9.1-9.п-l перативной памяти, По сигналу "Чтеtt ие, поступающему на вторые входы сех блоков оперативной памяти е четертого выхода блока 3 микропрограмого управления, информация появит т я на выходе сразу всех блоков памяи. На выходе блока 7 оперативной памяти появится ядро первого нечеткого операнда. Оно поступит на второй вход первого двунаправленного коммутатора и пройдет Мерез него на магистраль. Ядро с выхода первого двуйаправленного коммутатора по магистрали поступит на второй вход региста 2. Информация с выходов блоков .1-9.п-,1 оперативной памяти поступит на входы соответствующих блоков буферных регистров и двунаправленных коммутаторов. Но двунаправленные ком1

4603 l2 мутаторы 15.2-15.п будут закрыты, так как на элементах И 14.2-14.п присутствует инверсное значение признака операции над нечеткими данными.

Блоки 11.1-11.n-l по заданному фронту запишут информацию, выдаваемую блоком оперативной памяти. Так как на их входах будет присутствовать сигнал записи, формируемый по совпадению сигнала записи, выдаваемого с седьмого выхода блока 3 микропрограммного управления, и признака адреса с дешифратора 13.

В следуядей микрокоманде ядро второго операнда, считанное из блока 7 оперативной памяти, через двунаправленный коммутатор 15.1 подается на второй вход арифметико-логического

20 блока 1, а с его выхода на вход блока 8.

Информация, считанная из блоков

9.1-9.n-l оперативной памяти подается на вторые входы схем 12,1-12,п-l

25 сравнения. Схемы сравнения сравнивают информацию с выходов блоков буферных регистров и блоков оперативной памяти потетрадно и вырабатывают потетрадные сигналы блокировки записи, есЗр ли тетрада в блоке буферных регистров имеет значение большее, чем тетрада на выходе блока оперативной памяти.

По заднему фронту сигнала записи происходит параллельное формирование

35 в блоках буфеРных регистров максимальных значений "размытостей" нечетких чисел . 3 следующей, третьей, микрокоманде осуществляется запись информации из блоков буферных регистров

4О в блоки оперативной памяти. Таким образом, за три микрокоманды выполняется операция над двумя нечеткими числами.

15 (>4 603

° ° ° ° 4 ° °

1564603

4ЬГ 4

Составитель В,Смирнов

Редактор А.Огар Техред M.Õoäàíè÷ Корректор Н.Ревская

Заказ 1159

Подписное

Тираж 565

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101