Устройство для вычисления сумм произведений

 

Изобретение относится к вычислительной технике и может использоваться для создания высокопроизводительных специализированных и универсальных ЭВМ. Цель изобретения - повышение быстродействия и уменьшение аппаратных затрат. Для достижения поставленной цели в устройстве, представляющем собой регулярную матрицу вычислительных блоков, вычислительные блоки выполнены разнотипными (всего пять типов). Операции над данными и переносами разнесены во времени и соответствуют длительности и паузе синхронизирующего импульса. Пары чисел поступают последовательными кодами. Повышение быстродействия достигается за счет разнесения во времени и пространстве обработки данных и переносов, конвейеризации этих процессов при выполнении векторной операции. 8 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН ($g)$ С Об F 7 544

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 431 2186/24-24 (22) 02. 10. 88 (46) 07.06.90. Бюл. 1 21 (71) Институт кибернетики им. В.М.Глушкова АН УССР (72) В.А.Вишинский, З.Л.Рабинович и Б.М.Тихонов (53) 681.325.5(088.8) .(56) Авторское свидетельство СССР

Ф 1166101, кл. G 06 F 7/52, 1984.

Авторское свидетельство СССР

Р 905814, кл. С 06 F 7/52, 1980, (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СУММ

ПРОИЗВЕДЕНИЙ (57) Изобретение относится к вычислительной технике и может использоваться для создания высокопроизводительных специализированных и универсальИзобретение относится к вычислительной технике, в частности к устройствам обработки массивов информации, и может быть использовано при построении как универсальных ЭВМ, так и специализированных вычислительных машин, ориентированных на исполнение в микроэлектронной интегральной технологии.

На фиг. 1а,б представлена структурная схема устройства; на фиг. 2 — б— функциональные схемы вьгчислительных блоков, на основе которых формируется вычислительная матрица устройства; на фиг. 7 — функциональная схема блока управления.

Структурная схема устройства представлена на фиг. 1.

„„SU„„1569826 А 1 ных 3ВМ. Цель изобретения — повышение быстродействия и уменьшение аппаратных затрат. Для достижения поставленной цели в устройстве, представляющем собой регулярную матрицу вычислительных блоков, вычислительные блоки выполнены разнотиптн. ми (всего пять типов). Операции нлд данными и переносами разнесены во времени и соответствуют длительности и паузе синхронизирующего импульса. Пары чисел поступают последовательными кодами, Повышение быстродействия достигается засчет разнесения во времени и пространстве обработки данных и переносов, конвейеризации этих процессов при С2

Cl выполнении векторной операции. 6 з.п. ф-лы, 7 ил, 2 табл.

Устройство содержит матрицу 1 вычислительных блоков и блок 2 управления. Матрица 1 вычислительных блоков содержит и информлционных входов

3 (1=1 Q) и один информационный выход 4. Матрица состоит из п+? строк, ка:тсцая из первых и+1 строк состоит из и+2 вычислительных блоков. Число входов определяется ко тичеством пар сомножителей, результат считывлется с информационного выхода 4.

Управление устройством осуществляется по управляющему входу 5.

На фиг. 2 предстлвленл функциональная схема вычислите:тьного блока первого типа, из которого формируются первые п строк мл грищ i 1, начиная с второго по и-й столб и.

1569826

Блок содержит элемекг 2И IIJIH 6.

7. триггppbt 8 H 9, ИЛ1 10, элементы И 11 и 12, триггеры

13 и 14, элементы 2И-ИЛИ 15 и 16, элементы И 17 и 18„триггеры 19 и 20 и элемент ?И-ИЛИ 21.

На фиг. 3 представлена функциональная схема вычислительного блока втсрого типа, предназначенного для формирования первого столбца первых г строк, Блок содержит элемент 2И-ИГЛ

22,, сумматор 23, триггеры 24 и 25,, элемент ИЛИ 26, элементы И 27 и 28,, элемент 2И-ИГК 29, элементы И 30 и 31,15 триггеры 32 и 33, элемента 2И-ИЛИ 34, триггер 35, элемент 2И-ИЛИ Зб, элемент И 37, триггер 38, полусумматор

39, триггеры 40 и 41, элемент И 42, .-1а фиг. 4 представлена функциональ-20 ная схема вычислительного блока третьего гила, из которого формируются (и+ l) — и и (n+2) — и столбцы первых и, строк матрицы. Блок содержит суыитор 43,. два триггера 44 и 45„,. эле-- 25 мент ИИ 46, два элемекта И..47 и 48, На фиг. 5 представлена фунциональная схема вычислительного блока четвертого типа,. предназначенного для формирования (и+1)-й строки матрицы 1 -.:„; (блоки 1.1,(п+1)-1.(и+2).(и+ 1). Блок содержит элемент 2И-ИЛИ 49, сумматор

50„ триггеры 1 и 52, элемент ИЛИ 53, элементы И 54 и 55, .триггеры 56 и 57, элементы 2И-ИЛИ 58 и 59, элемент И 6n.„

На фиг. 6 представлена функциональная схема вычислительного блока для

AopMирования (и+2) -й строки матрицы.

Блок содержит элемент 2И-ИЛЛ 61., сумматор 62, триггеры 63 и 64, элемент

И3И 65, элементы И бб и 67 триггер 68 ., На фиг. 7 представлена функциональ-ная схема блока 2 управления,. который содержит генератор 69 сикхроимпульсов, (и+3)-paapaprrba» сдвиговый ре— гистр 70,. состоящий из двойных М.-S триггеров, и+4 элемента ИЛИ 71 (1=(-пг4) ., Вычислительные блоки содержат слеп дующие входы! выходы.

Вычислительный блок первого типа (фиг,2) содержит вход 72 данных, вход

73 второго переноса, вход 74 суммы, вход 75 первого переноса, информационный 76 и управляющий.77 входы, вход

78 управления передачей cour вход

79 синхронизации вход 80 формирования допольп»тельного кода... выход 8 1 первого переноса, выход 82 суммы, выход 83 второго переноса, выход 84 данных.

Вычислительный блок второго типа (фиг.З) содержит вход 85 данных, вход

86 второго переноса, вход 87 суммы, вход 88 первого переноса, информационный вход 89, вход 90 разрешения записи, управляющий вход 91, вход 92 управления передачей суммы, вход 93 синхронизации, вход 94 формирования дополнительного кода, выход .95 первого переноса, выход 96 суммы, выход 97 данных, первый управляющий выход 98„ второй управляющий выход 99.

Вычислительный блок третье.го типа (фиг. 4) содержит вход 100 перекоса, вход 101 суммы, вход 102 формирования дополнительного кода, вход 103 управления передачей суммы, вход 104 синхронизации, выход 105 суммы, выход

106 переноса.

Вычислительный блок четвертого типа (фиг.5) содержит вход 107 второго переноса, вход 108 суммы, вход

l09 первого переноса, первый 110 и второй 111 информациокные входы, управляющий вход 112, вход 113 управления передачей суммы, вход 114 синхронизации, выход 115 первого переноса, выход 116 суммы, выход 117 второго переноса.

Вычислительный блок (фиг. 6) содержит вход 118 второго переноса, вход l19 суммы, вход 120 первого переноса, информационный вход 121, управляющий вход 122, вход 123 разрешения записи, вход 124 синхронизации, выход 125 суммы, выход l26 переноса.

Для удобства чтения схем приведена сводная таблица входов/выходов:

Входы вычислительных элементов мат-рицы по своему функциональному назначению разделены на 12 типов, а именно: входы 72 и 85 данных; входы 75, 88,109 и 120 первого переноса; входы 73,86.,100,107 и 118 второго перекоса входы 74,,87,101,108 и 119 суммы; первые информационные входы 76, 89,110 и 121; второй информационный вход.111; вторые управляющие входы

112 и 122; входы 90 и 123 разрешения записи; первые управляющие входы 77 и 91; входы 78,92, 103 и 113 управления передачей суммы, входы 80,94 и 102 форьирования дополнительного кода; входы 79,93,104 114 и 124 синzpонизации, 5

1569826

Выходы вычислительных элементов также подразделяются по функциональному назначению: выходы 81,95 и 115 первого переноса; выходы 83,106, 117 и 176 второго переноса; выходы 82,96, 105,116 и 125 суммы; выходы 84 и 97 данных; первый управляющий вьиод 98; второй управляющий выход 99.

Устройство функционирует следующим образом.

По входам 72 и 85 данных на каждом такте работы устройства в вычислительные блоки первых и строк производится перезапись разрядов сомножителей с выхода данных соседнего слева вычислительного блока. Входы 75,88 и 109 первого переноса (i,j)-ro вычислительного элемента в строках матрицы .с 1-й по.(и+1)-й предназначены для приема переноса, возникающего на выходе первого переноса в (i-1, j+1) вычислительном блоке при сложении младших разрядов данных при действии синхроимпульса С, . В (n+2) é строке по входу 120 первого переноса осуществляется прием разрядов переноса из (и+1)-й строки при наличии управляющего сигнала на входе 122.

Входы 73,86,100,107 (i,j) второго переноса вычислительного блока в строчках с 1-й по (и+1)-ю матрицы предназначены для приема переноса, возникающего при сложении старших рязрядов данных с выхода второго переноса в (i-1, j 1) вычислительном блоке при действии синхроимпульса

В (и+2)-й строке на вход 118 второго переноса поступает сигнал переноса

1 с выхода второго переноса своего же вычислительного блока.

Входы 74,87,101 и 108 суммы (i,j) вычислительных блоков в (n+",) строках матрицы предназначены для приема разряда суммы, возникающего на выходе суммы (i-1,j) вычислительного блока при наличии управляющего сигнала на входе управления передачи суммы.

В (n+2)-й строке на этот вход 119 суммы поступает значение суммы с соседнего справа вычислительного блока.

Первые информационные входы 76 и 89 (i,j) вычислительного блока, где х=1-п, 1=1-п, предназначены для приема сигнала с первого управляющего выхода (х,1) вычислительного блока и формирования соответствующего разряда частичного произведения. В (n+1) -й и (и+2)-м столбцах матрицы на этот вход 102 поступает сигнал для формирования дополнительного кода, в, (n+1)-й строке матрицы на первый ин5 формационный вход 110 поступает сигнал переноса с соседнего справа вычислительного блока, в (n+2)-й строке матрицы на первый информационный вход 121 поступает значение суммы с (n+1)-й строки матрицы при наличии управляющего сигнала на входе 122.

Второй информационный вход 111 в вычислительных блоках,(n+1)-й строки матрицы предназначен для приема сиг15 нала переноса с выхода 117 второго переноса соседнего слева вычислительного блока. На управляющие входы 112 и 122 вычислительных блоков (n+1) и (n+2) строк поступает сигнал с выхо20 дов устройства управления. При поступлении сигнала на вход 112 в вычислительных блоках (и+1) — и строки запрещается прием информации по 110 и 111 входам, в вычислительных блоках (n+2)-й строки происходит запрещение приема информации по входам 118 и 119 разрешения приема информации по входам 120 и 121.

Вход 90 разрешения записи в вычис30 лительных блоках первого столбца в и первых строках предназначен для управления записи информации в триггер

41, в вычислительных блоках (n+2)-й строки при наличии сигнала на этом входе 123 происходит запись информации с входа 121 в триггер 68.

Первые управляющие входы 177 и 91 в вычислительных блоках первых 1 строках предназначены для запрещения пеАо редачи информации между вычислительными блоками, при наличии на них управляющего сигнала с выходов устройства управления.

При наличии управляющего сигнала

45 на входах 78,92, 103.и 113 производится передача значения разрядов суммы в верхний соседний вычислительный блок.

На вход синхронизации всех вычислительных блоков подаются синхроимпуль5О сы для синхронизации работы вычислительных блоков.

При наличии сигнала на входах 80 и 94 формирования дополнительного кода производится преобразование прямого кода разрядов частичного произведения в дополнительный код .

На первом управляющем входе 98 вычислительных блоков первого столбца

j формируется управляющий сигнал Qz, 1569876 значение которого соответствует значению управляющей переменной для формирования разрядов частичного произведения.

На втором управляющем выходе 99 формируется управляющий сигнал () :, значение которого соответствует значению знака произведения.

Работа вычислительных блоков мат- 1р рицы 1 предлагаемого устройства синхронизируется импульсами, вырабатываеиьп и устройством 2 управления и поступающими на вход синхронизации блоков. Суть работы вычислительных блоков заключается в суммировании битов данных, поступающих на различные информационные входы вычислительных блоков. Причем, существенной особенностью работы устройства является 20 возможность производить сложение данных на сумматоре в каждый момент действия синхроимпульсов, т.е. если такт работы вычислительных блоков, а следовательно, и всего устройства саста- 25 ит иэ синхроимпульсов, и ь, го сум матор производит сложение данных, поступающих на его входы как по С,, так и по С . Рассмотрим работу вычислительного блока, набор которых входит в матрицу 1, начиная с второго по п-й столбец в и строках матрицы.

Па входу данных при отсутствии управляющего сигнала на первом управляющем входе разряды данных последовательно

35 поступают на входы триггеров 19 и 20.

При наличии синхросигнала информация записывается в триггер 19, при отсутствии синхросигнала данные записываются в триггер 20. Наличие синхросиг- о нала считается действием синхроимл пульса,, отсутствие Г считается действием синхроимпульса, где „

= л . . Под воздействием синхроимпульса л

, информация считывается с выхода триггера 19 и через элемент 21 поступает на выход 84 данных блока и на второй вход элемента И 17. При наличии управляющего сигнала на первом информационном входе 76 информация с

5О выходов элемента 17 поступит на входы элемента 2И-ИЛИ 15, в зависимости от управляющего сигнала на входе 80 формирования дополнительного кода блока, на выходе элемента 15 появится информация либо с прямого, либо

55 с инверсного выхода элемента 17 и да— .пее через элемент ИЛИ 10 поступит на второй вход сумматора. На первый вход сумматора при поступлении синхросиг/ » нала о информация поступает с входа первого переноса блока, при действии синхросигнала с с входа 73 второго переноса блока на третий вход сумматора с выходов триггеров 9 и 14 поступает значение суммы, образованной в предыдущем такте работы вычислительного блока, Таким образом, сумматор 7 вычислительного блока по, оби рабатывает информацию, поступившую на его входы с входа 75 первогэ переноса блока, с выхода триггера 19 и выхода триггера 9, по синхрасигналу л а обрабатывается информация с входа

73 второго переноса блока и с выходов триггеров 20 и 14. Образованная в результате суммирования сумма записывается по синхросигналу р, в триггер 9, по синхросигналу в триггер

14, получившийся в данном такте перенос по синхросигналу записывается в триггер 8, а rro синхросигналу в триггер 13. Информация с выходов триггеров 8 и 13 поступает на выходы 81 и 83 первого и второго переносов блока соответственно. Б зависимости от наличия управляющего сигнала на входе 78 управления передачей суммы эле-. мента информация с выходов триггеров

9 и 14 может поступать либо на выход

82 суммы элемента, либо на вход сумматора.

Работа вычислительного блока первого столбца первых п строк аналогична. работе описанного блока. Отличие заключается в следующем, информация с выхода сумматора 23 записывается в триггеры 24 и 25 по синхросигналу а информация, вырабатываемая по с, не используется, причем триггер

24 осуществляет задержку сигнала с выхода сумматора на полутакт работы устройства. Кроме .того, в данном элементе вырабатывается управляющий сигнал на первом управляющем выходе 98 элемента, для этого используется выход основного триггера 33 и выход дополнительного триггера 32, который задерживается на полутакт триггером

35, при этом по синхросигналу ., на первом управляющем выходе 98 появится сигнал с выхода основного триггера 33, а по С с выхода триггера 35. Кроме того, в вычислительных блоках первого столбца и строк матрицы вычислительных блоков формируется управляющий сигнал на втором управляющем вы156982 ходе 99. блока, который равен сумме по mod 2 битов данных, поступивших в блок по входу 85 данных при наличии управляющего сигнала на первом управ5 ляющем входе 91. Информация, поступ пившая в блок по синхросигналу 1 задерживается триггером 38 на полутакт и на входе полусумматора 39 совпадает по времени с информацией, поступившей по синхросигналу z и дал лее, сложившись, записывается в триггер 40 и затем при наличии управляющего сигнала на входе 90 разрешения записи записывается в триггер 41. Вы- 15 числительные блоки (и+1) и (и+2)-го столбцов суммируют по синхросигналу данные, поступающие в блок по входу 100 второго переноса, входу 101 суммы и входу 102 формирования допол- 20 нительного кода с суммой, образованной в предыдущем такте ° Образованные в данном такте перенос и сумма в следующем такте появляются на выходе

106 второго переноса блока, и в за- 25 висимости от значения управляющего сигнала на входе 103 управления передачей суммы блока, либо на выходе 105 суммы, либо вновь поступает на вход сумматора 43. 30

Вычислительные блоки (n+1)-й строки матрицы по синхросигналу о, суммирует сигналы, поступающие с входа

109 первого переноса и информационного входа со значением суммы предыдущего такта, которое хранится в триггере 52. Полученные по синхросигналу в данном такте перенос и сумма записываются в триггерах 5 1 и 52 соответственно. По . синхросигналу

Полученные перенос и сумма записываются в триггеры 55 и 57 соответственно. Наличие управляющего сигнала на втором управляющем входе 112 запрещает подачу сигналов с первого и 5О второго информационных входов 110 и

111 блока на сумматор.

Вычислительные блоки (и+2)-й строки работают по синхросигналу, причем при наличии управляющего сигнала на 55 втором управляющем входе 122 сумматор 62 суммирует данные, поступающие с входа 120 первого переноса и первого информационного входа 121 блока со

6 10 значением, записанным B триггере 68, при этом сумма и перенос поступают соответственно в триггеры 64 и 63.

При отсутствии управляющего сигнала сумматор 62 принимает информацию с входа 118 второго переноса и входа

119 суммы блока.

В матрице вычислительных блоков первые и строк вычислительных блоков формируют п умножителей, осуществляющих умножение поступающих сомножителей произвольного знака. Сомножители поступают в умножители с информационных входов 3 последовательным кодом разряд за разрядом в. каждом такте работы устройства. Под тактом работы устройства .понимается сдвиг числа на один разряд. Количество пар сомножителей определяется числом информационных входов в матрицу вычислительных,блоков. Каждый умножитель реализует алгоритм согласно табл.1, которая приводится для случая и-разрядных сомножителей:

А=а,а à ...a è B=b,Ь ...b„.

Суммирование строк таблицы позволяет получить результат умножения чисел А и В. Управляющими переменными для левой половины таблицы является последовательность значений разрядов сомножителя В, начиная с младшего разряда b> для верхней строки и кончая разрядом Ь< для нижней строки. Дпя правой половины таблицы управляющими переменными являются значения разрядов сомножителя А — от старшего разряда а„ до младшего а . Таким образом, при подаче в устройство двух сомножителей последовательным кодом, причем один из сомножителей старшими разрядами вперед, а второй — младшими, можно совместить введение чисел с операцией формирования и суммирования строк таблищt частичных произведений.

В (п+1)-й строке матрицы вычислительных элементов производится суммирование данных, которые поступают на каядом такте работы устройства из и-й строки матрицы.

Последняя (и+2) -я строка матрицы преобразует двухрядный код, поступающий в нее из (n+1) — и строки в окончательный результат, представляющий собой сумму парных произведений сомножителей. Работа матрицы гычислительных элементов conòntãã и следующем: по информационно г нх<. iу .3.1 B первую строку матрицы в пг(t« ì такте поIl 156982 ступают значения знаков первой пары сомножителей: А=ад,a,a ...а и В=Ь,, Ь(Ь .<...Ь, где и — разрядность сомножителей, последовательно друг эа друА, 5 гом: по (,, знак Ь одного сомножителя, rio знак а — второго. Под воздействием управляющего сигнала 7,,длитель- . ность которого равна (, +(.„ они поступают в первый вычислительный элемент первой строки. Знак одного из сомножителей задерживается триггером

38 на. время действия синхросигнала (,, -для того, чтобы на входы полусумматора 39 знаки поступили одновременно.

Значение суммы знаков, которое соответствует значению знака произведения сомножителей, записывается в триггер 40 и затем перепишется при наличии управляющего сигнала в триггер 4 1. 29

Таким образом, на шестом выходе вычислитепьного элемента 1. t.1 на третьем такте работы устройства будет ( сформирован управляющий сигнал Ц соответствующий знаку произведения. 25

На втором такте работы устройства по информационному входу 3.1 в вычислительный блок 1.1.1 поступают старший разряд а „ одного из сомножителей и младший разряд Ь „ сомножителя Б, 30 которые записываются: Ь вЂ” в основной триггер 32 по сигналу g, и а, — в основной триггер 33 по сигналу (соответственно. В следующем такте по сигналу (, происходит перезапись значения разряда Ь > с выхода триггера 32 в триггер 35, кроме того, значение его поступит на вход элемента И 30 и на выход 97 данных блока 1.1.1 для записи в триггер 19 соседнего вычис- @ лительного блока 1.1.2. С выхода триггера 33 значение разряда а, записывается в дополнительный триггер, поступает первый управляющий сигнал на выход 98 вычислительного блока для ( формирования управляющего сигнала Q

Значение сигнала Q поступает на пер2 вый информационный вход 89 элемента и на выходе элемента И 30 формируется первое частичное произведение п„=а„Ь „. 50

В зависимости от значения управляюще( го сигнала,, которое соответствует знаку произведения, сформированное частичное произведение поступит на вход сумматора 23 либо в прямом, ли- 55 бо в обратном коде. С выхода сумматора сигналы, соответствующие сумме и переносу, записываются в триггере 25 и 24. По этому сигналу в триггер 32 б

l2 производится запись следующего разряда Ь (,.(сомножителя В, а значение разряда Ъ „ переписывается в триггер

19 блока 1.1.2. n.

В этом такте по синхросигналу (д значение разряда а с выхода триггера 33 поступает на вход элемента И 30 и выход 97 данных блока; сигнал с выхода триггера 35, соответствующий значению разряда Ь „,, поступает на первый управляющий выход 98 блока в далее, на первый информационный вход 89 .

Вследствие этого на выходе элемен-, та 39 сформируется частичное произведение Ь а,. Однако запоминание результата суммирования не производится, так как он дублирует действия, выполненные по сигналу (, В результате выполнения данного такта в триггеры 32 и 33 вычислительного блока

1.1 будут записаны значения разрядов

Ь „,и а, в триггеры 24 и 25 будут записаны значения переноса и суммы от сложения частичного произведения П со значением, записанным в предыдущем такте в триггер 25 и сигналом, поступившим по входу 88 первого переноса блока 1.1. В триггеры 19 и 20 вычислительного блока 1,2 будут записаны значения разрядов Ьд,а

В четвертом такте по сигналу в вычислительном блоке 1.1.1 будут произведены следующие действия: в триггер

32 запишется значение разряда Ь „, с помощью элементов 34 и 30 сформируется разряд частичного произведения

П =а,Ь „, и просуммируется с предыдущим частичным произведением а,Ъ,„, записанным в триггеры 25: сформируется управляющий сигнал Q,,равный значению разряда 0 сомножителя А, При действии сигнала (., значение управляющего сигнала 0 будет соответствовать значению разряда Ь g сомножителя В.

В вычислительном блоке 1.1.2 при действии сигнала произойдет запись в триггер 19 значения разряда Ь,.

Кроме того, с помощью элементов 21 и 17, а также управляющего сигнала О, поступающего на первый информационный вход блока, будет сформирован следующий старший разряд частичного произведения П =а Ь „ „ . В зависимости от значения управляющего сигнала (на ( входе 80 формирования дополнительного кода блока, прямой или обратный код этого разряда подается на сумматор 7 и далее полученная сумма и перенос

1569826 записываются в триггеры 9 и 8. С выхода 84 данных вычислительного блока 1.1.2 значение сигнала, соответствующее разряду b, поступит на вход

72 данных блока 1.1.3 и запишется в

5 триггер 19. По сигналу в блоке

1.1.2 произойдет запись в триггер 20 значение разряда a : будет сформира ван с помощью тех же элементов 21 и

17 младший разряд частичного произведения П =а Ь„. Результат суммирования записывается в триггеры 23 и 24 с выхода 72 данных вычислительного блока. Значение сигнала, соответствующее разряду а,, перепишется в триггер 20 блока 1.1.3.

В каждом последующем i-м такте по информационному входу 3.1 в вычислительный блой 1.1.1 поступает новая пара разрядов а; и Ь„-(ь-1) сомножителей. В вычислительных блоках строки с помощью связей между выходом и входом данных происходит сдвиг разрядов сомножителей в сторону п+2-го блока, 25 причем продвигаются элементы сомножил теля В, по ь — элементы сомножителя А.

Запоминание разрядов сомножителя В производится триггером 19, сомнохжтеля А — триггером 20.

По синхросигналу, в вычислительных блоках строки с помощью элементов 21 и 17 формируются младшие разряды П;, =а;, Ь,„(„г), а;, Ь „() ...a,„„- -b „ частичного произведения, начиная с блока 1.1, в котором формируется.разряд a, b„, и по блоку 1.2, в котором формируется разряд, равный а,Ь „ (; ). Формирование частичного произведения производится подвоздейст.„ вием управляющего сигнала (» который поступает с первого управляющего выхода блока 1.1.1 на первые информационные входы вычислительных блоков строки; значение (1 в данном случае соот- 45 ветствует значению управляющей переменной a . В зависимости от. знака произведения сомножителей, который формируется в первом блоке строки иде управляющего cHrHKHa Q 1 c BTo 50 ( рого управляющего выхода, он поступает на входы формирования дополнительного кода блоков с 1.1.1 по 1.1. »+ .

На сумматоры 7 частичное произведение поступает либо в прямом коде с

55 прямого выхода элемента И 17, либо в обратном — с инверсного выхода элемента 17. Промежуточная сумма младших разрядов произведения, полученная как результат суммирования частичного nðîизведения П, » поступившего на второй вход сумматора, с информацией, полученной с входа первого переноса блока и данными, поступающими с выходов триггеров 9, записывается в триггеры 9 и используется в следующем такте. Промежуточные переносы записываются в триггеры 8 и в следующем такте поступают на выходы первого переноса вычислительных блоков. Суммирование частичных произведений-отрицательных чисел в обратном коде требует наличия цепи обратной связи, для того чтобы избежать этого в преДлагаемом устройстве производится преобразование обратного кода в дополнительный за счет введения связи с второго управляющего выхода первого блока на вход первого переноса блока 1.1.n2., т.е. в младший разряд сформированного частичнога произведения производится добавление единицы, за счет чего происходит преобразование обратного кода в дополнительный.

По сигналу в вычислительных блоках строки с помощью элементов 21 и 17 формируются старшие разряды П „ 1 =

1 И-(1-C) » 2 И-(l-2)» » 1- 2 ((- (1- 2) частичного произведения, начиная с блока 1.1.2, в котором формируется разряд, равный а; в Ь „ (; ). Для формирования частичного произведения в вычислительные блоки на первый информационный вход поступает управляющий сигнал () с первого управляющего выхода блока 1.1.1, значение Ц в данном случае соответствует значению управляющей переменной b (; ). В зависимости от знака произведения сомножителей, который формируется в первом блоке строки, управляющий сиг-! нал Q с второго управляющего выхода поступает на входы формирования дополнительного кода блоков, начиная с 1.1.1 по 1.i.n+2. В вычислительных блоках на сумматоры 7 поступает частичное произведение в прямом коде, если знак произведения положительный, либо в обратном, если знак произведения отрицательный. В блоках 1.1.n+1—

1.1.п+2 строки знак произведения непосредственно подается на сумматор 43 и в результате в (n+2)-м блоке строки будет сформирован окончательный знак произведения.

Промежуточная сумма с выхода сумматора 7 записывается в триггеры 14 и

156 98 26 в следующем такте поступает через элементы И 11 и ИГК 16 на третий вход сумматора, Промежуточные переносы записываются в триггеры 13 вычислитель5

rrrx блоков и в следующем такте посту.— пают на выходы второго перенося вы--числительных блоков. В и+1 такте

i рабаты.устройства в триггеры 19 вычислительных блоков будут записаны все разряды сомножителя В, а в триггеры,20 — все разряды сомножителя ПЛ, причем в блоке 1.1.1 разряды а и Ь

:в 1.1.2 а„, и Ь в 1.1.3 — а „и Ъ в 1,п-a „, e Ь„,. В следующем II+2 такте на первые управляющие входы 9 блоков первой строки падается управляющий сигн" ë У с первого выхода устройства управления. По этому сигналу в .блок !.1 запишется новая пара знаков сомножителей,, а в остальных блоках

Праизоидет обнуление триггеров 19 и 2О. Кроме того, в этом такте будет формировано П частичное праизвецение и просумчирована в промежуточной 25 суммой предыдущих тактов, которая хранится в триггерах 9 и 14 вычислительных блоков. Таким образам, цикл работы умножителя составляет n+1 такт.

,"аждяя следующая стракя матрицы Вы- 4Q числительных блоков принимает: пары сомнож-=|телей со сцвигом на адин такт,, т.е. если B .первую строку поступают

a, и Ь „, paapÿäür сомножителей Л < и Б,, то во вторую а, и b разряды сомножителей А и Bz, в третью а, „. и Ь „(,1 рЯзряды сомножителей А g

:.-" Â и т.д. Работы остяльньг" и-1 строк вычислительных блоков аналогичны рабате описанной первой строки.

В процессе выполнения операции ум. нажения пар сомножителей между и пер— вьми строками матрицы осуществляется передача промежуточных переносов, возникающих на каждом такте и запи-сываемых в триггеры 8 и 13, в соседнюю верхнюю строку о Для oTOI выход переноса 1 -го вычислительнога блока нижней строки соединяется с входам первого переноса 1-1) вычислительг 50 нсго блока соседней верхней строки„ при этом по этой связи передается значение мпадших разрядов промежуточных переносов Выход второ« а переноса i-го вычислительного блока соединен с входом второго переноса i+1 вычистжтельнаго блока соседней верхней строки, при этом по этой связи передается значение старших разрядов промежуточных переносов.

Таким образом, на любом такте работы каждой строки матрицы (умножителе) осуществляется поступление по входу 3 новой пары разрядов сомножителей; суммирование сформированного частичного произведения с промежуточной суммой, полученной в предыдущем такте и считываемой с выходов триггеров 9 для младшей половины разрядов и с выходов триггеров 14 для старшей половины разрядов, и с промежуточными переносами, поступающими с нижней соседней строки матрицы, причем Iro входу первого переноса б.чоков поступают переносы младшей половины разрядов, а по входу второго переноса — старшей половины разрядов. Результат сумьирования в виде вновь полученной промежуточной суммы и переносов записывается в триггеры 9, 1ч и 8,13 соответственно. По окончании каждого цикла работы умножителя в ега выходных триггерах (8, 13 9,14) будет записано произведение пары сомножителей, .представленное двухрядным кодам,, т.е . в ниде кода перекосов и кода суммы. В каждом третьем такте цикла двухрядный код произведения передается в соседнюю верхнюю строку матрицы, для этого в вычислительные блоки строки с соответствующего выхода блока управления поступает управляющий сигйал У;+, где i — rroMep строки. IToII воздействием этого сигнала,. поступающего на входы управления передачей сумьщ блоков, выходы триггеров 9 и 14, с которых считывается значение разрядов суммы соединяются с помощью элементов И 12 с í гходами сутры вычислительных блоков.

Сигнал с выхода суммы, вычислительных блоков i-й строки поступает на третий вход суммы соседнего сверху вычислительнога блока (i+1) é строки и далее через элемент 6 на второй вход сужжтара 7. В момент передыи сумы и переносов для строки (i+1) будет второй такт работы, в катарам по входу З.i+1 и (+1.1)-й вычислительный блок только поступает первый значащий разряд пары сомножителей и, поэтому наложение сигналов на втором входе сумматора не произойдет.

Таким образам, па окончании процесса умножения чары сомножителей в и-й

18

17

1569826 строке матрицы 1 в нее поступают результаты операции умножения предыдущих пар сомножителей из нижней строки .

По мере освобождения строк матрицы в нее может поступать новая последовательность пар чисел.

В (n+1)-й строке матрицы вычислительных блоков производится суммирование переносов, возникающих на каждом такте работы п-й строки матрицы, поступающих с выхода первого переноса, для младшей половины разрядов и с выхода второго переноса, для старшей половины разрядов, выходов блоков на входы первого и второго переносов блоков (и+1)-й строки. В процессе работы возникающие переносы в вычислительных блоках и+1 строки передаются между элементами для каждой половины разрядов с выхода первого переноса на первый информационный вход соседнего слева вычислительного блока и с выхода второго переноса на второй информационный вход соседнего справа 25 вычислительного блока для старшей половины разрядов. Значение разрядов промежуточной суммы в виде двухраэрядного кода записывается в триггеры 5 1 и 52 для младших разрядов и триггеры 3р

56 и 57 для старших разрядов. Цикл работы вычислительных блоков (п+1)-й строки составляет также n+1 такт. Результат умножения пары сомножителей иэ 1-й стРоки матрицы 1 поступает на, входы суммы вычислительных блоков (n+1)-й строки. Для этого, на входы управления передачей суммы вычислительных блоков (и+1)-й строки поступает управляющий сигнал У „+, кото- 4О рый подключает выходы триггеров 52 и 57 на выходы суммы вычислительных блоков и в это время на .входы суммы вычислительных блоков поступает код

c I с и Й строки матрицы С выходов 45 суммы вычислительных блоков разряды данных поступают в вычислительные блоки (и+2) -й строки. В следующем такте работы (n+1)-й строки матрицы старшие разряды сформированного в вы- о числительных блоках двухрядного кода дпя преобразования в окончательный результат передаются в вычислительные блоки (n+2) é строки. В вычислительных блоках (n+1) и строки в момент передачи необходимо для установки в ноль триггеров 51 и 56 разорвать цепи распространения внутренних переносов.

Для осуществления этих действий на входе управления передачей суммы сохраняется сигнал Y „„ (т.е. длительность сигнала Yö+ равна двум тактам), а на второй управляющий вход поступает сигнал У <, который отключает второй вход сумматора 50. Таким образом, второй и третий входы сумматоров 50 будут отключены от источников данных и, следовательно, не произойдет искажения разрядов числа, поступающего по входам первого и второго переносов вычислительного блока.

Эти разряды чисел соответствуют переносам, возникающим при обработке новой пары сомножителей новой последовательности в п-й строке матрицьг.

Вычислительные блоки (n+2)-й строки матрицы 1 принимают двухрядный код, поступающий с (и+1)-й строки и за (п+1) так формируют окончательный и-разрядный Результат операции суммиРования пар произведений. Окончательный результат формируется на информационном выходе 4 устройства последовательно разряд за разрядом, начиная с младшего n-ro разряда и кончая знаковым разрядом произведения. Разряды данных, поступающие с первого информационного входа вычислительного блока, записывающего в триггер 68 под воздействием управляющего сигнала

У,, поступающего на вход разрешения записи вычислительного блока с (и+2)-го выхода блока управления.

Триггер 68 осуществляет задержку сиг-. нала на один такт работы устройства для временного согласования.с информацией, которая поступает на вход первого переноса и первый информационный вход вычислительных блоков п+2 в следующем такте. Прием информации с (n+1) -й строки в (и+2)-ю осуществляется под воздействием управляющего сигнала поступающего на Второй управ ляющий вход вычислительных блоков, при этом обрываются связи .передачи значений суммы и переносов между вычислительными блоками и за счет этого происходит обнуление триггеров 63 и 64. Поступающая в данном такте информация с входа первого переноса и первого информационного входа складывается со значением разрядов числа, считываемого с выхода триггера 68, и полученные значения поразрядной суммы и переноса записываются соответственно в триггеры 64 и 63. Эти действия выполняются при воздействии син19

1569826 Е хроснгнала, В дальнейшем на каждом такте работы вычислительных блаксн (и+2)-й строки происходит суммирование записанных и триггерах 64

5, разрядан промежуточной суммы с разрядами промежуточных переносов, записанных н триггерах 63 со сдвигом разрядан полученной суммы н сторону младших разрядов, при этом на ныхад устройстна 4 поступит вновь полученный разряд окончательного результата, В последнем (п+1)-м такте с выхода 4 будет считан знаковый разряд окончательного результата, а на нход первого переноса и первый информационный вход с (и+1)-й строки поступит следующий двухрядный кад.

Таким образом, цикл работы каждой строки матрицы 1 составляет и+I такт и в случае поступления на входы З.i устройства последовательности пар со-" множителей на выходы 4 устройства через каждые и+1 так будет сформирован новый результат. 25

Работает предлагаемое устройство под воздействием сигналов, вырабатываеььщ блоком управления (фиг.8) .. При поступлении на управля ощий вход 5 устройства сигнала о начале работы про- 30 исходит запуск генератора 69 синхраимпульсан и установка сднигoBol регистра 70 и исходное состояние, которое заключается в том, что в первом разряде устанавливается 1, а н остальных " )". В дальнейшем под воздейсанием синхроимпульсон, нырабатывае,мых генератором 69, происходит сдвиг единичного состояния последовательно разряд за разрядом н сднигоном регист-40 ре,. Количество разрядон.сдвиговога регистра 70 определяется количеством

TRKT0B работы предлагаемого устройства, в данном случае равном и+3. На выходах устройства упранления появля- 45 ются управляющие сигналы У;,, пад воздействием которых осуществляется передача данных между строками матрицы вычислительных блоков и обнуление тр1 - paQ0B: Zakр например для аб уле ;О ния содержимого триггеров второй строки на втором выходе появится сигнал

У ва нторам такте работы, Через такт с нтарай строки в третью происходит передача кодов суммы и перенос в . третью строку матрицы, для этого с четвертого выхода но нторую строку на входы управления передачей суммы поступает сигнал Y . Длительность каждога сигнала Y равна длительности л синхроимпульсон ь, + и формирование их происходит с помощью элементов ИЛИ

71.i. Сигналы на входах каждого i o элемента ИЛИ 71 поступают с выходов дополнительного триггера и осноннаго триггера (i+1)-ra разряда. Длительность сигнала Y „„.,,поступающего на нходы управления передачей суммы вычислительных блоков (и+1)-й строки матрицы, равна двум тактам работы устраистнар поэтому для Аормирова ния его используются выходы и+2 и н+ элементов ИЛИ. Запись информации триггер 69 вычислительных блоков (n+2)-й строки должна совпадать по времени с действием управляющегс сигнала .

Рассмотрим пример получения суммы праиэнедений следущей последователь14 5 11 7 б 13 ности В (— — — — ) и А (--

16 16 16 16 16 16

9 10

†). Результаты операции b-,a;=

= -„-х(- — ) +L — х — + — х(- — ) 1+

316 16 L16 16) 316 16 -

7 1(Л 188 12 — )х — =- — — — —. В двоичном

16 161 256 16 прецстанлении операция имеет следующий вид:

У b, а -(0,1110х(-0,0110)+(0,0101) х х(О, 1101)+(0, 1011) х(О, 1001)+(О, О 1 11)х

x(O 1010) =(0,01010100+О, О, 00001—

-0,01100011.--0,01000110) -0,10111100=

=-0,1011.

Частичные произведения для пар чисел представлены н табл. 2.

Согласно алгоритму рабаты устройстна первоначально частичные произведения получаются в прямом коде, а далее, в зависимости от знака произве дения, преобразуются в дополнительный и далее производится их суммирование.

Суммирование полученньж произведений дает следующий результат:

1,10101100

0,01000001

191 0011101

1, 10111010

1 9 01000100

Для выполнения данной операции матрица 1 вычислительных элементов должна содержать в первых пяти строчках

2!

22

1569826, и+2=6 вычислительных блоков, б-я стра- вход схемы И 30 и на выход данных блока — 5 вычислительных блоков. Диапа- ка. На первые информационные входы зон представления чисел выбирается вычислительных блоков первой строки из условия отсутствия переполнения с 1.1.1 по 1.1.4 поступит значение

1 при суммировании. На первом такте ра- управляющего сигнала Q =1, на входы боты устройства в вычислительный блок формирования дополнительного кода вы" .

1.1 по входу данных последовательно числительных блоков 1.1-1.6 поступит ! поступают знаки а =0 и Ъ, =1 первой значение управляющей переменной 0 =1. пары сомножителей, при этом на первый 10 Под воздействием этих переменных на управляющий вход поступает управляю- выходе элементов 2И-ИЛИ 15 будет сфорщий сигнал У 1 с первого выхода бло- мирован обратный код младших четырех ка управления., Под его воздействием разрядов частичного произведения: значение Ъ о поступает на вход триггера П1=ХХХХ 1111 и далее, они поступают

38 придействии синхросигнала 1:! и осу- iS на второй вход сумматора 7 и с выхаществляется задержка сигнала. По син- да суммы результат записывается в и хРосигналУ " постУпает íà вхоД полУ- триггере 9. для преобразования абрат9 сумматоРа 39 значение а1, а на другой,ного кода в дополнительный значение вход с выхода триггера 38 значение управляющего сигнала Ч поступает на

C выхода суммы полусУмматоРа 39 20 вход первого переноса вычислительнозначение 1, соответствУющее знакУ Ре- го блока 1.1.4, за счет чего праисхо зультата операции умножения сомножи- дит прибавление единицы в младший Разтелей А и В,.постУпает на вход тРиг- ряд. По синхросигналу с выхода триг- и гера 40 и по < записывается в него. гера 35 через элемент 2И-ИЛИ 36 на

На втором такте работы устройства 25 первый управляющий выход вычислительпрекращается действие управляющего ного блока 1 1.1 поступает значение сигнала и на вход данных вычислитель- b =P, С выхода триггера 33 через эле1 ного блока 1.1.1 поступает младший ( мент 2И-ИЛИ 34 на выход данных блока и сЯ в триггер 32 по синхросигналу, 30 значение а =О. С помощью управляющих

Ar 1 по синхросигналУ 1 z постУпает стаР- символов Q и Q! Формируются старшие

1 1 я. ший Разряд а, сомножителя А t и запи- разряды частичного произведения . сь!вается в триггер 33 На вход раэре- П, = 1 111 в в-.иислитьных блошения записи вычислительного блока ках 1.1.2-1.1.6 и, пройдя че1 1 ° 1 поступает управляющий сигнал у< рез сумматор 7 записываются в с второго выхода блока управления и

35 триггеры 14.

Э по синхросигналу !., значения триггера 40 перепи1пется в триггер 4 1. В результате в триггерах 9 и 14

В этом же такте значение управляющего будет записана поразрядная сумма, сигнала постУпает на вход вычисли- . равная ч =1 11111110 в триггеры 8

40 У тельнога блока 1.2.1. В вычислитель- и 13 будут записаны поразрядные пеный блок 1.2.1 по входу данных посту- реносы 0=0,00000001. значение b па пит знак второй пары сомножителей аг < записывается в триггер 19, а а о О,., ! 1 и Ь и равные соответственно а =0 по С в триггер 20 вычислительного

2 г и Ь=О и после суммирования на полУ- блока 1.1.?. На этом же акте па инсумматоре 39 сумма равная "0" запи- формационному входу 3.1 в вычислительшется в триггер 40. На третьем такте ный блок 1.1.1 записываются последоработы устройства на втором управляю- вательно разряды в Ь =1 и а =1 в триг-! 1 щем выходе вычислительного блока геры 32 и 33. В этом же такте в вы1,1.1 будет сформирован управляющий . числительный блок 1.2.1 второй стро1 !! f!

i0 сигнал Q, равный 1 . По синхросиг- ки матрицы 1 в триггер 4 1 запишется налу b, на первый информационный вы-. значение знака произведения второй ход вычислительного блока через эле- пары сомножителей, а в триггеры 32 и мент 36 с второго выхода триггера 33, 33 поступят значения разряда Ь =1 сог который образован выходом основного множителя Ь и разряда а =1 самножиг 2 триггера, поступит значение управляю- теля а . В вычислительный блок 3.1

1 z щей переменной в виде сигнала Qz=a,= третьей строки матрицы 1 по входу 3.3

=О, с выхода триггера 32 через схему, поступят знаки Ь =1 и а,=О третьей пары, 4

34 поступит значение Ь,=О на второй, омножителей при действии управляюще23

24

1569826

Го сигнала У> с третьevo выхода блока управления и после суммирования ре.зультат запишется в триггер 40. На четвертом такте работы в первой стро5 ке матрицы по синхросигналу на выходах схем 15 в вычислительных блоках

-1.1.1--1 1.4 будут сформированы младШие разряды частичного произведения

П =X ХХХХ0111 и поступят на вторые .входы сумматоров 7. На третьи входы с выходов триггеров 9 через элемент

И 11 поступят значения младших поразрядных сумм S X,ХХХХ1110. После сум мирования вновь образованная поразрядная: сумма младших разрядов S,=: Х,ХХХХ1000 запишется в триггер 9 вычислительных блоков 1.1.1-1,1.4, а в л триггер 9 запишутся поразрядные переносы Р=Х,ХХХХ0111. В триггер 32 щ вычислительнога блока 1.1.1 запишется значение разряда Ь „ а в остальных вь1( числительньгх блоках произойдет сдвиг ранее записанных в триггерах 19 разрядов сомножителей Ь . Па синхросигналу ь в вычислительных блоках 1.1.2i.i.6 будут сформированы старшие разряды частичного произведения Пг„=1,111> которые поступят на вторые входы сумматора 7, а на третьи входы поступят значения старших разрядов поразрядных сумм S .=1,111. Результат суммирования

B ниде поразрядной суммы S =О,ОООО и опаразрядных переносов Р,=1, 1111

=-апишется соответственно в триггеры 13>> и 14. В триггер 33 вычислительного блока 1. 1.1 запишется значение разряда а 1, а в остальных вычислительных блоках произойдет сдвиг ранее записанных в триггерах 20 разрядов со- 10 множителя а . В вычислительных блоках второй строки па синхросигналу под воздействием управляющих сигналов .

Цг,=0 и =а =1 будут сформированы младшие разряды частичного произведе- qS ния П =Х,ХХХХ10000, которые поступают на вторые входы сумматоров 7 вычислительных блоков 1,2.1-1.2.4. На первые входы сумматоров с выходов первого переноса вычислительных блоков

1.1-1.4 через вход первого переноса блоков 1,2.1-1.2.4 и элемент 2И-ИПИ поступают эначения пораэрядных переносов младших разрядов Р =Х,XXXX0010.

После суммирования результат в виде младших разрядов поразрядной суммы

Sz=X,ÕÕÕÕ1010 и поразрядных переносов

P =Х ХХХХОООО запишется в триггеры 9 и 8 соответственно. По синхросигналу ь под действием управляющих сигналов qã =0 и qã =b+ =1 будут сформирог. г. наны старшие разряды П =0,0000 и после суммирования со старшими разрядами поразрядных переносов P

Р =0 0000 .результат в виде S =0Ä0000 и Р =О,ОООО запишется в триггеры 14 и 13. В вычислительный блок 1,2.1 B триггеры 32 и 33 запишется значение

b =0 и a =1 в остальных вычислитель2 ных блоках произойдет сдвиг ранее записанных разрядов сомножителей.

В вычислительный блок 1,3.1 третьей строки в триггеры 32 и 33 запишутся разряды Ь"=1 и а =1, В триггер 4 1 пеЪ ь репишется значение знака результата с выхода триггера 40. В вычислительньй блок 1.4.1 четвертой строки матрицы при действии управляющего сигнала 7 с четвертого выхода блока управленич поступят знаки четвертой пары сомножителей Ь,, = 1 и a+ = О и после суммирования на полусумматаре 39 результат запишется в триггер 40.

На пятом такте работы устройства в вычислительных блоках первой строки будет сформирована частичное произведение П =1,11100011, которое поступает на вторые входы сумматоров 7, на третий вход поступит значение разрядов суммы Sг с выходов триггеров 9 и 14 S =0,00001000, на первый вход сумматора 7 вычислительного блока

1,1.4 поступит единичное значение.

Результат суммирования в виде вновь образованной суммы S, =1,1101010 и переносов Р =0,00000001 запишется.

B триггер 9, I4 H 8, 13 соответств нна.

В триггеры 32 и 33 запишутся разря— д» Ь,, =О и а =О сомножителей а и bI и произойдет сдвиг остальных ране.е записанных разрядов. В вычислительных блоках второй строки будет сформироваЯ но частичное произведение П =

=0 00000100 которое поступает на вторые входы сумматоров 7, на третьи вхоl ды поступят разряды суммы S

=0,00001010, на первые входы поступят значения поразрядных переносов Р =

=1,11101110 с выходов первого и второго переносов вычислительных блоков первой строки. Результат суммирования в виде Sг =1 11100000 и Рг=0,00001110 запишется в триггеры 9, 14 и 8, 13.

В триггеры 32 и 33 запишутся разряды

Ьг=О и аз=1

z г

26

15698 26

В вычислительных блоках третьей строки сформируется частичное произведение П =1,11110111, которое просуммируется с единичным значением, поступающим на вход первого переноса вычислительного блока 1.3.4. Результат в виде суммы Я =1, 1110110 и переносов

=0,00000001 запишется в триггеры 9,14 и 8, 13. В вычислительный блок 1.3.1 запишутся значения разрядов Ь =1 и

3 а =0. В вычислительный блок 1.4.1 четнертой строки поступят разряды Ь

Ф и а сомножителей Ь и à. На шестом

4 ,такте работы в вычислительных блоках первой строки сформируется частичное произведение П -=1,11001111, которое пгосуммируется с порязрядной суммой

S, и единичным значением, поступающим по входу первого переноса вычис- 20 лительного блока 1.1.4 и в ниде поразрядной суммы S 0,00100100 и пораз4 рядных переносов Р, =1, 11001011 запишутся в триггеры 9,14 и 8,13. В этом же такте на первые управляющие входы вычислительных блоков поступает управляющий сигнал с первого ныхода блока управления, за счет чего происходит ,становка в "0" триггеров 19 и 20 и может происходить прием знаков новой 3 пары сомножителей. В нычислительных блоках второй строки сформируется

-частичное произведение П =0,00110000, которое суммируется с предыдущей по- .

Г -"з-ряднои суы ои $ =1,1 1110000 и пе- 35

2. реносами, поступающими с вычислительных блоков первой строки Рз= (=1,00000010. Результат в виде вновь— образованной сумы Я =1,11010010 и переносов Р =О,О0100000 запишется в 40 триггеры 9,14 и 8,13. В вычислительный блок 1.2.1 запишутся значения

: .:- i l3 g И cL j, В ОСтаЛЬНЫХ BbIRHCi лительных блоках произойдет сдвиг дан-.ых в соседние блоки. В вычислитель- 45 ных блоках третьей строки сформируется частичное произведение П =

=1, 11101111, которое просуммируется с предьгдущей частичной суммой $ =

=-7„11110110 и переносами, поступающи- 50 к входам первого и второго перено.-он вычислительных блоков с нижней второи строки Р†) 00011101.

Результат в виде вновь образованнои поразряднои суммы Яз 0,00000100 и переносов Р2 =1.11111111 запишется в триггеры 9,14 и 8,".3. В вычислительный блок 3.1 запишутся разряды Ь =О

3 и а2 =0, ц остальных произойдет сдвиг ранее записанных разрядов. В вычислительных блоках четвертой строки сформируется.частичное произведение П =

=1, 11110111, которое сумъгируется с переносами, поступающими с нижней третьей строки вычислительных блоков

Р =0,00000011. Результат суммироваI ния в виде поразрядной суммы $4=

=1, 11110100 и переносов Р =О, 00000111 запишется в триггеры 9, 14 и 8, 13.

В вычислительный блок 1.4.1 запишутся разряды Ъ и а . В следующем седьФ мом такте во второй строке вычислительньгх блоков сформируется последнее частичное произведение П=

=0,00000101, которое просуммируется с суммой S и переносами Р",пастуz. 7 пающими из первой строки ьгатрицы.

Результат в виде суммы Я"; — 0,010000001 и переносов Р =1,10010710 записывается в триггеры 9, 14 и 8, 13. Па первые управляющие входь| блоков пас гулит управляющий си".íÿë У,,за счет которого произойдет обнуление тр.гггеров l9 и 20 в вьгчислительньгх элементах второй строки и они подготовлены для приема новой пары сомножителей. В нычислителыгьгх блоках третьей строки сформируется частичное .произведение

П=1,11111111 ко-орое просумзгруется с $2 Рз „еэ,,ат н в,е

=1, 101111010 и переносон Р=О, 01000101 запишется н триггерах 9, 14 и 8, 13.

В вычислительный блок 3.1 поступают, значения Ь з и ач. H вьгпгслительпьгх ъ блоках четвертой строки сфоргпгруется частичное произведение П=1, 11101111, (е которое просуммируется с S4. и P z.

Вновь полученные сумма П =1 117110100

2

У и переносы Г =1,111111111 запишутся в триггерах 9, 14 и 8, 13. В вычислительный блок 4 .1 запишутся разряды

Ь =1 и аз =-1. Б (и+1) — ю строку с выходов первого и второго переноса вычислительных блоков и строки поступят значения поразрядных переносов Р и запишутся в триггеры 5 2 и 57. Б восьмом такте на входы управления передачей суммг вычислительных блоков первой строки поступит управляющий сигнал У с третьего выхода блока управления. Под воздействием этого сигнала выходы триггеров 9 и 14 нычислительных блоков первой строки, н которых хранится поразрядная сумма S будут подключены к выходам суммы нычшслительных блоков. За счет этого произойдет передача S 4 в вычислитель1

28

27

1569826 ные блоки второй строки, в которых просуммируются со значениями S и результат в виде S =Î 1100101 и

П =0,00000000 запишется н триггеры 9, 14 и 8, 13. В третьей строке сформируется частичное произведение П = 1,10110100, которое просуммируется с S и П и результат в виде S ф Ф ф

=1,00100011 и Р =1,10111100 эаписыва-10 ется в триггеры 9,14 и 8,13. На первые управляющие входы вычислительных блоков поступит управляющий сигнал

У, за счет которого произойдет обнуление триггеров 19 и 20 в вычислительных блоках третьей строки и они подготовлены для приема новой пары сомножителей . В вычислительных блоках четвертой строки сформируется частичное произведение П=1,11010001, которое просуммируется с Б и П и результат в виде суммы S O, 10111110 и переносов P =1, 11000001 запишется в соответствующие триггеры. В вычислительный блок 4.1 запишутся разряды 25

1 Ф

Ь =О и а =0 и произойдет сдвиг ранее

4записанных разрядов. С выходов первого и второго переноса нычислительных блокбв четвертой строки значение П поступит на входы первого и второго 30 переносов вычислительных блоков (и+1)-й строки, в которых произойдет суммирование с ранее записанным кодом и результат в виде Б =1,11111000 и П .=0,00000110 запишется в соответствующие триггеры. При суммировании н вычислительных блоках пятой строки внешние данные принимаются по входу первого и второго переноса вычислительных блоков, а внутренние перено- 4О сы передаются для младших разрядов с выхода первого переноса на первый информационный вход, а для старших разрядов с выхода второго переноса на второй информационный вход. В девятом такте значения П и Б поступят

2. g в вычислительные блоки третьей строки, причем для передачи Б на входы управления передачей суммй вычислительных блоков второй строки подает5 ся сигнал Y+ с четвертого выхода блока управления. В третьей строке П и S просуммируются со значением и результат в виде S = 1,01000110 и

П =0,0010001 запишется в соответствующие триггеры. В вычислительных

i блоках четвертой строки сформируется частичное произведение П<=1 111111111, 4 которое просуммируется с S и Р =

=1,01111091 и результат в виде

S =O,001111000 и Р =1,111111111 запишется в соответствующие триггеры.

На первые управляющие входы вычислительных блоков поступит управляющий сигнал Yg,. за счет чего произойдет обнуление триггеров 19 и 20. На входы вычислительных блоков пятой строки поступит значение Р и просуммируется со значением S и P . Результат в виде Б =0,01110110 и P

=1,1000010000 запишется в соответствующие триггеры. В десятом такте на вход управления передачей суммы вычислительных блоков третьей строки поступит управляющий сигнал У, эа счет чего осуществится передача значения Б в вычислительные блоки э четвертой строки. В вычислительных блоках четвертой строки произойдет суммирование S со значениями S

+ 5 и 1I, переданными по входам суммы, 5 первого и второго переносов из тре5 тьей строки. Результат в виде S <=

=1,00111100 и П =0,01000010 запишется н триггеры 9, 14 и 8, 13. Значение

P будет передано в пятую строку ныФ

4 числительных блоков, где оно просуммируется с S è P . Результат суммирования в виде Б =0,10011000 и P

=О, 101110110 запишется в соответствующие триггеры. В следующем такте н пя.тую строку осуществляется передача

S и Р для суммирования с реэультаФ тами предыдущих действий. В связи с тем, что в пятой строке результат записан двухрядным кодом н виде S < и

Р, а на вход вычислительных блоков

4 пятой строки поступают значения Б и Р, то одновременно осущестнить суммирование всех. данных невозможно, так как сумматоры имеют три входа. Поэтому в этом такте осуществляется передача S в шестую строку вычислитель4

5 ных блоков. С этой целью на входы разрешения записи вычислительных блоков шестой строки. подается управляющий сигнал Y с шестого выхода блока управления, а на входы управления передачей суммы вычислительных блоков пятой строки подается управляющий сигнал У с седьмого выхода блока управления . При этом. значение S с:выходов второго переноса вычислйтельных блоков пятой строки поступит íà ïåðвые информационные входы вычислительных блоков шестой строки и запишется в триггер б8. В вычислительных блоках

Зо

1569826

29 пятой строки произойдет суммирование

Р са значениями $4 и Р и результат

Ф 5 в ниде S =101010100 и Р =О, 10101100 запишется в триггеры 52,57 и 51,56.

5 5

В следующем такте значение $ и Р для получения окончательного результата передается в вычислительные блоки шестой строки, причем осуществляется передача только лишь четырех старших значащих разрядов и разряда знака.

С этой целью на входах управления передачей суммы вычислительных блоков пятой строки сохраняется действие сиг1 нала Уу а на вторые управляющие вхо- 1 ды вычислительных блоков пятой и шестой строки поступает сигнал Y с выхода блока управления. По этому сигналу в пятой строке происходит обнуление содержимого триггеров 51,56 и

52,57 за счет подачи сигнала на инверсный вход элемента И 60 и они подготовлены для приема данных новой последовательности пар чисел, а в вычислительных блоках шестой строки разры- 25 ваются внутренние цепи передачи значений переноса и суммы между вычислительными блоками за счет подачи сигнала на инверсный вход элемента 2И-К51

61 и инверсный вход элемента И 66. Та-30 ким способом исключается возможное появление сигналов на входах сумматоров

62 при поступлении значений S, и Р в вычислительные блоки шестой строки.

Таким образом, на первые входы сумматоров 62 вычислительных блоков шес5 той строки поступит значение Р -=

=1,0101, на вторые входы $ =1,0101, на третьи входы значение $ =0 1001 с выходов триггеров 68. Результат сум- 40 мирования в виде S<=1,0100 и Р =1,0101 запишется в триггеры 64 и 63 соответственно при поступлении синхросигнала ь-. В каждом последующем такте производится суммирование очередного значения суммы и переносов с выдачей на четвертый выход предлагаемого устрой ства очередного значения разряда окон=.ательнога результата, начиная с ь падшего и заканчивая знаковым, При сложении происходит сдвиг разрядов с;лбы из одного блока в другой с использованием выхода суммы и входа суммы вычислительных блоков. Эначения разрядов переноса остаются в тех же вычислительных блоках и суммирование происходит за счет передачи их с выхода второго переноса вычислительных блоков на вход второго переноса этого же блока. По истечении пяти тактов работы шестой строки матрицы вычислительных блоков будет сформированы последовательно разряд эа разрядом следующие значения. окончательного результата: С=1, 1100. За счет ошибки округления полученный результат отличается от истинного на единицу младшего разряда.

Формула из обретения

Устройство для вычисления сумм произведений, содержащее блок управления, матрицу вычислительных блоков, первый вход (i,j) -го вычислительного блока соединен с соответствующим выходом (i-1, j) ãî элемента вычислительнога блока, гце i,j =1-и+2, и разрядность операндов, о т л и ч а, ющ е е с я тем, что, с целью .повышения быстродействия и уменьшения аппаратных затрат, матрица вычпслительных блоков содержит п+2 строки вычислительных блоков, первые и+1 строки матрицы содержат и+2 вычислительных блоков, n+2 строка содержит n+1 вычислительных блоков, входы данных вычислительных блоков первого столбца первых и строк соединены с информационными входами устройства, вход данных (i,j) -го вычислительнога блока соединен с выходом данных (i j -1) вычислительного блока, где i=1-п,j =

=2...п, вход второго переноса (i,j) вычислительного блока соединен с выходом второго переноса (i-1, j-1) вычислительного блока, где i=2...(п+1), j=2...(п+2), вход второго переноса (i,j) вычислительного блока (и+2) строки соединен с выходом второго переноса (n+2,j) вычислительного блока, вход первого переноса (i,j) вычислительного блока соединен с выходом первого переноса (i — 1, j+1) вычислительного блока (i=1...(п+1), j=l...(п-l)j, вход первого переноса (i,n) вычислительного блока соединен с вторым управляющим выходом (i,1), вычислительного блока (i=1...n), вход первого переноса (и+2,j) вычислительного блока соединен с выходом второго переноса (n+1, j- 1) вычислительного блока (j =1...n+2), первый управляющий вход (i j) вычислительного блока соединен с первым управляющим выходом (i 1) вычислительного блока. (i=1...n

j=1...п), первый управляющий вход

1569826 (п+1 J ) вычислительного блока соеди нен с выходом первого переноса (n+1

ja1) вычислительного блока (j =1... п-1), второй информационный вход ,(п+1,j) вычислительного блока соединен с выходом второго переноса (п+1, j-1) вычислительного блока, второй управляющий вход (п+1;j; и+2,j) вычислительного блока соединен с и+4 выходом блока управления (j=1...п+2), вход разрешения записи (и+2,1) вычислительного блока соединен с и+2 выходом блока управления (1"1...п+2}. первый управляющий вход (i,j) вычислительного блока соединен с i-м выходом блока управления (i=1 =1-и) и входом разрешения записи (ъ-1,1) вычислительного блока, вход управления передачей суммы (i,j) вычислительного блока соединен с (i+2) ì выходом блока управления (i=1 ...и+1, j=1...п+2), вход синхронизации (i,j) вычислительного блока соединен с n+5 выходом синхронизации блока управления (i=1 25 ..,n+2, j=1...n+2), вход формирования дополнительного кода (i,j) вычислительного блока соединен с вторым управляющим выходом (i,j) вычислительного блока (ь=1-п, j =1-п+2), выход суммы (и+2,2) вычислительного блока соединен с выходом матрицы вычислительных блоков.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что каждый (i,j) вычислительный блок, где i=1... и, j=2...n содержит четыре элемента

2И-ИЛИ, сумматор, шесть триггеров, .четыре элемента И, элемент ИЛИ, причем первый вход первого элемента

2И-ИЛИ соединен с входом второго переноса вычислительного блока, четвертый-вход — с входом первого переноса вычислительного блока, выход первого элемента 2И-ИЛИ соединен с первым вхо-45 дом сумматора, первый вход элемента

ИЛИ соединен с входом суммы вычислительного блока, выход элемента ИЛИ соединен с вторым входом сумматора, первый вход третьего элемента И соединен с первым информационным входом вычислительного блока, выходы третьего элемента И соединены с вторым и третьим входами второго элемента

2И-ИЛИ, первый и четвертый входы вто" рого элемента 2И-ИЛИ соединены с входом формирования дополнительного кода блока, выход второго элемента

2И-ИЛИ соединен с вторым входом элемента ИЛИ, первый вход четвертого элемента И соединен с входом данных вычислительного блока, второй вход соединен с первым управляющим входом вычислительного блока, выход соединен с информационными входами пятого и шестого триггеров, выходы которых соединены соответственно с первым и четвертым входами четвертого элемента 2И-ИЛИ, выход которого соединен с выходом данных вычислительного блока и вторым входом третьего элемента И, первый выход сумматора соединен с информационными входами первого и третьего триггеров, второй выход соединен с информационными входами второго и четвертого триггеров, выходы которых соединены с первым и четвертым входами третьего элемента 2И-ИЛИ соответственно, выход третьего элемента

2И-ИЛИ соединен с первыми входами первого и второго элемента И, вторые входы которых соединены с входом управления передачей суммы вычислительного блока, выход первого элемента И соединен с третьим входом сумматора, выход второго элемента И соединен с выходом суммы вычислительного блока, входы синхронизации всех триггеров, третьего и четвертого элементов

2И-ИЛИ соединены с входом синхронизации вычислительного блока.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что (i j)-й вычислительный блок содержит четыре элемента 2И-ИЛИ, сумматор, полусумматор, восемь триггеров> шесть элементов И, элемент ИЛИ, причем первый вход первого элемента 2И-ИЛИ соединен с входом второго переноса вычислительного блока, четвертый вход первого элемента 2И-ИЛИ соединен с входом первого переноса вычислительного блока, выход первого элемента 2И-ИЛИ соединен с первым входом сумматора, первый вход элемента ИЛИ соединен с входом суммы вычислительного блока, выход элемента ИЛИ соединен с вторым входом сумматора, первый вход третьего элемента И соединен с первым информационным входом вычислительного блока, выходы третьего элемента И соединены с вторым и третьим входами второго элемента 2И-ИЛИ, первый и четвертый входы второго элемента

2И-ИЛИ соединены с входом формирования дополнительного кода вычислительного блока, выход второго элемента

1569826

И-ИЛИ соединен с вторым входом элемента ИЛИ, первые входы четвертого и пятого элементов И соединены с входом данных вычислительного блока, вторые входы этих элементов соединены с первым управляющим входом вычислительного блока, выход четвертого элемента И соединен с информационными входами третьего и четвертого триггеров, второй выход четвертого триггера соединен с четвертым входом четвертого элемента 2И-ИЛИ, выход третьего триггера соединен с вторым входом третьего элемента 2И-ИЛИ и информационным входом пятого триггера, первый вход четвертого триггера соединен с третьим входом третьего элемента

2И-ИЛИ, выход которого соединен с выходом данных вычислительного блока и вторым входом третьего элемента И, выход пятого триггера соединен с первым входом четвертого элемента 2И-ИЛИ, выход которого соединен с первым информационным выходом вычислительного 25 блока, первый и второй выходы сумматора соединены с информационными входами первого и второго триггеров соответственно, выход первого триггера соединен с выходом первого пе- 3р реноса вычислительного блока, выход второго триггера соединен с первыми входами первого и второго элементов И, вторые входы которых соединены с входом управления передачей суммы вычис- 35 лительного блока, выход первого элемента И соединен с третьим входом сумматора, выход второго элемента И соединен с выходом суммы вычислительного блока, выход пятого элемента И гп соединен с информационным входом шестого триггера и вторым входом полусумматора, выход шестого триггера соединен с первым входом полусумматора, выход полусумматора соединен с ин-45 формационным входом седьмого триггера, выход которого соединен с информационным входом восьмого триггера, выход восьмого триггера соединен с вторым входом шестого элемента И, 5р первые входы восьмого триггера и шестого элемента И соединены с входом разрешения записи вычислительного блока, выход шестого элемента И соединен с вторым управляющим выходом вычислительного блока, входы синхронизации первых четырех триггеров, шестого триггера, первого элемента

2И-ИЛИ, третьего элемента 2И-ИЛИ соединены с входом синхронизации вычислительного блока.

4. Устройство по п. 1 о т л и ч а ю щ е е с я тем, что каждый из (i,n+1) и (i,п+2)-го вычислительных блоков содержит сумматор, два триггера, элемент ИЛИ, два элемента И, первый вход сумматора соединен с входом второго переноса вычислительного блока, первый и второй входы элемента ИЛИ соединены с входом суммы и входом формирования дополнительного кода вычислительного блока соответственно, выход элемента ИЛИ соединен с вторым входом сумматора, третий вход сумматора соединен с выходом первого элемента И, выходы сумматора соединены с иггформационньъги входами первого и второго триггеров, вьгход первого триггера соединен с выходом второго переггоса вычислительного блока, выход второго триггера соединен с первыми входами элемента И, вторые входы элемента И соединены с входом управления передачей суммы вычислительного блока, выход второго элемента И соединен с выходом сумиьг вычислительного блока, входы синхронизации триггеров соединены с входом синхронизации вычислительного блока.

5. Устройство по и. 1, о т л ич а ю щ е е с я тем, что каждый вь1числительный блок (и+1) — и строки содержит три элемента 2И вЂ И, сумматор, четыре триггера, три элемента И, элемент ИЛИ, причем второй вход первого элемента 2И-ИЛИ соединен с входам второго переноса вычислительного блока, четвертый вход первого элемента

2И-ИЛИ соединен с входом первого переноса вьгчислительного блока, выход первого элемента 2И вЂ И соединен с первым входом сумматора, первый вход второго элемента 2И-ИЛИ соединен с вторым информационным входом вычислительного блока, четвертый вход этого элемента соединен с первым информационным входом вычислительного блока, выход второго элемента 2И-ИЛИ соединен с первым входом третьего элемента И, второй вход которого соединен с вторым упрвляющим входом вычислительного блока, а выход соединен с вторым входом сумматора, первый вход элемента ИЛИ соединен с входом суммы вычислительного блока, второй вход соединен с выходом первого элемента И, выход элемента ИЛИ соединен с третьим

1569826

Т а б л и ц а 1 а„Ь„

П< а Ь, а Ь, а Ь

a„b „ а Ь„ азЪ а Ь„, а,,Ъ„

П,а Ьл а Ь а Ь„ а Ьп 3 а Ь„ а Ь„, а Ь а. Ь а<Ь, .à„b„, а„Ь„П „ а Ь,, a, Ь... a b,... a„b а„Ь,, входом сумматора, первый выход сумматора соединен с информационными входами первого и третьего триггеров, а второй выход — с информационными входами второго и четвертого триггеров, выход первого триггера. соединен с выходом первого переноса вычислительного блока, выход третьего триггера соединен с выходом второго переноса вычислительного блока, выходы второго и четвертого триггеров соединены с входами третьего элемента 2И-ИЛИ, выход которого соединен с первыми входами первого и второго элементов И, вторые 15 входы которых соединены с входами управления передачей суммы вычислительного блока, выход второго элемент та И соединен с выходом суммы вычислительного блока, входы синхронизации всех триггеров и всех элементов

2И-ИЛИ соединены е входом синхрониза— ции вычислительного блока.

6. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что каждый вы- 25 числительный блок (п+2)-й строки матриць1 содержит элемент ?И-ИЛИ, сумматор, три триггера, два элемента И, элемент ИЛИ, второй вход элемента

2И-ИЛИ соединен с входом второго переноса вычислительного блока, третий вход элемента 2И-ИЛИ соединен с входом первого переноса вычислительного блока, выход элемента 2И-KIN соединен с первым входом сумматора, второй

35 вход второго элемента И и информационный вход третьего триггера соединены с первым информационным входом вычислительного блока, выход второго элемента И соединен с вторым входом < сумматора, вход синхронизации третьего триггера соединен с входом разрешения записи вычислительного блока, выход третьего триггера соединен с первым входом элемента ИЛИ, второй вход первого элемента И соединен с входом суммы вычислительного блока, выход первого элемента И соединен с вторым входом элемента ИЛИ, выход которого соединен с третьим входом сумматора, первый и четвертый входы элемента И-ИЛИ„ первые входы элементов И соединены с вторым управляющим входам вычислительного блока, первый и второй выходы сумматора соединены с информационными входами первого и второго триггеров соответственно, входы синхронизации триггеров соединены с входом синхронизации вычислительного блока, выход первого триггера соединен с выходом второго переноса вычислительного блока, выход второго триггера соединен с выходом суммы вычислительного блока.

7 . Устройство IIQ п . 1, о T JI ич а ю щ е е с я тем, что блок управления содержит (и+3) -разрядный регистр сдвига, (n+4) элементов ИЛИ, генератор синхроимпульсов, вход блока управления соединен с входом генератора синхроимпульсов и установочным входом регистра сдвига, выход генератора синхроимпульсов соединен с входом синхронизации регистра сдвига и (n+5)-м выходом блока управления, первый и второй входы каждого i — го элемента ИЛИ соединены с выходом дополнительного триггера i-го разряда и выходом основного триггера (i+1) -го разряда, выходы (n+2)-го и (и+4)-го элементов ИЛИ соединены с первым и вторым входами (и+3)-го элемента "ИЛИ,, выход i-ro элемента ИЛИ соединен с

i-м выходом блока управления, выход п-го разряда сдвигового регистра соединен с информационным входом первого разряда регистра сдвига.

37

38

1569826

Т а б л и ц я 2

Ь1а„ эн.

О;

17.

1, 1.

2 1

О О

О О

О О

О О

О О зн.

О.

О.

О.

О.

О. эн.

1.

О.

1. зн.

1.

1 °

1.

О.

=(-0,01010100) yp (l 10101100)

8 7 6 5 4 3

О О 0 О О О

1 1 1 1 1 0

1 1 1 0 О

1 1 О 1 О О

1 О 1 0 1 а = 0,0101x01101 =0,01000001

8 7 6 5 4 3

О 0 О О 1 О

О О О 0 О 1

О О О 1 1 О

О О О О 0

О 1 0 О О О а = О, 1011x(-0, 1001) =(-О, 011000011

8 7 6 5 4 3

1 1 1 1 1

1 1 1 1 О О

О О 0 О 0 0

1 О 1 1 1 1

1 О О 1 а = (-0,0111) 0,1010=-0,01000110=1

8 7 6 5 4 3

1 1 1 1 1 О

1 1 1 1 О О

1 1 О 1 О О

О О О 0 О О

1 О I 1 1 0

2 1

0 0

1 О

О О

О 1

О 1

)=1,100111101

О О

О О

О О

О

О 1 ,10111010

2 1

О О

О О

1 О

О О

1569826 иг.

15698 26

99 9Ф

89 Уб N

Фиг.3

15б9826

Фигз

224 ю

124 121 122

123

Уиг 7

Составитель !О, Фирс тов

Теехред N.Äèäûê Корректор М. Максимишине ц

Редактор В.Бугренкова

Годписное

Тираж 565

Заказ 1450

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина,101