Цифровой фазовый дискриминатор

 

Изобретение относится к измерительной технике и может быть использовано в устройствах фазовой автоподстройки частоты при синхронизации систем связи. Цель изобретения - повышение точности детектирования. Цифровой фазовый дискриминатор (ЦФД) содержит входной коммутатор 1, делители частоты с переменным коэффициентом деления /ДПКД/ 2 и 4, релейно-фазовый детектор (РФД) 3, блок 5 управления режимами, вычитатель. Поставленная цель достигается введением входного коммутатора 1, подключением его к ДПДК 1, к блоку 5, к вычислителю 6, подключением последнего к ДПДК 4

выполнением блока 5 управления режимами из RS-триггера, инверсный выход которого подключен к C-входу D-триггера, D-вход которого подключен к его инверсному выходу. ЦФД по п.2 отличается выполнением входного коммутатора 1 из элемента И, двух элементов ИЛИ, двух D-триггеров, трех инверторов и соединением между собой, приводится выполнение РФД 3 из десяти элементов И-НЕ, четырех инверторов. 1 з.п. ф-лы, 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5 )g Н 03 D 3/04, Н 03 L 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4347052/24-09 (22) 21.12.87 (46) 07.06.90. Вюл. !! - 21 (72) Е.B.,Çèëüáåðã и М.Н.Колтунов (53) 621.376.4(088.8) (56) Авторское свидетельство СССР

М 1443173, кл. Н 03 1 7/00, 1986. (54) ЦИФРОВОЙ ФАЗОВЬ!Й ДИСКРИМИНАТОР (57) Изобретение относится к измерительной технике и может быть использовано в устройствах фазовой автоподстройки частоты при синхронизации систем связи. Цель изобретения — повышение точности детектирования. Цифровой фазовый дискриминатор (ЦФД) содержит входной коммутатор 1, делители частоты с переменным коэффициентом

„„SU„„1569940 А 1

2 деления (ДПКД) 2 и 4, релейно-фазовый детектор (РФД) 3, блок 5 управления режимами, вычитатель. Поставленная цель достигается введением входного коммутатора 1, подключением его к

ДПДК 1, к блоку 5, к вычислителю 6, подключением последнего к Д11ДК 4; выполнением блока 5 управления режимами из RS-триггера, инверсный выход которого подключен к С-входу D-триггера, D-вход которого подключен к его инверсному выходу. ЦФД по п.2 отличается выполнением входного коммутатора 1 из элемента И, двух элементов

ИЛИ, двух D-триггеров, трех инверторов и соединением между собой, приводится выполнение РФД 3 из десяти элементов И-НЕ, четырех инверторов.

1 з.п. ф-лы, 6 ил.

С:

1569940

mТ, — m Ò =КQ

1 где К вЂ” известное, m< и m 2 — неизвестные целые числа, во всех случаях

Изобретение относится к измерительной технике и может быть использовано в устройствах фазовой автоподстройки частоты при .синхронизации си5 стем связи.

Цель изобретения — повышение точности детектирования.

На фиг, 1 приведена электрическая структурная схема цифрового фазового дискриминатора; на фиг 2 — блок-схема алгоритма его работы; на фиг,3 — элек трическая структурная схема входного оммутатора; на фиг.4 — временные ди аграммы, поясняющие его работу; на фиг.5 — электрическая структурная схема релейно-фазового детектора; на фиг.б — электрическая структурная схема блока управления режимами.

Цифровой фазовый дискриминатор (ЦФД) содержит входной коммутатор 1, первый делитель ча .тоты с переменным коэффициентом деления (ДПКД) 2, релейно-фазовый детектор (РФД) 3, второй

ДПКД 4, блок 5 управления режимами и вычислитель б.

Входной коммутатор 1 содержит первый — третий инверторы 7 — 9, первый

10 и второй ll D-триггеры, первый 12 и второй 13 элементы ИЛИ и элемент

И 14.

Релейно-фазовый детектор 3 содержит десять элементов И-НЕ 15 — 24 и четыре инвертора 25-28.

Блок 5 содержит RS-триггер 29 и

D-триггер 30.

Цифровой фазовый дискриминатор работает следующим образом.

Цифровой фазовый дискриминатор изменяет фазовый угол между опорным

00„ и измеряемым 11„, сигналами при помощи дополнительного сигнала U 0n причем частоты опорного и измеряемого сигналов должны быть равны.

Пусть f и Т вЂ” соответственно ча I 45 стота и период опорного и измеряемого сигналов; f и Т вЂ” соответственно частота и период дополнительного сигнала; à — наибольший общин делитель

Г чисел f u f а Я.=- — — — - так на- 50

1 зываемый квант, величина, имеющая размерность времени, которая определяет потенциальную точность измерения фазового угла. Уравнение

55 (1) разрешимо, причем существует регулярный алгоритм решения.

Из уравнения (i) следует, что если частоту опорного сигнала разделить на

m <, а частоту дополнительного сигнала разделить на m, то за один период поделенных сигналов расстояние во времени между их значацими моментами изменится на величину Kg, Процесс измерений организуется по алгоритму (фиг.2). В каждый момент времени взаимодействуют два из трех входных сигналов: либо U и U4,„, либо 11„ и U . Каждое из этих взаимодействий происходит последовательно в двух режимах деления ДПКД. Первый режим деления характеризуется коэффициентами деления первого ДПКД2 и второго ДПКД4, равными соответственно

d 0, и d а второй режим деления соответственно d ö и d 2 . Таким образом, ЦФД в процессе измерения проходит последовательно через четыре состояния (фиг.2), характеризуемые взаимодействуюцими сигналами и режимом деления. Переход от одного состояния к другому происходит под воздействием изменения выходных сигналов РФД 3.

Измерение начинается со значащего момента дополнительного сигнала, т.е. первым состоянием ЦФД согласно фиг.2 является состояние отставания входного сигнала, который выбирается входным коммутатором 1 по команде блока 5.

Кроме того, блок дает команду установить первый режим деления и

d Т - d Т = — MK Q (0

01 1 02 т.е. с каждым периодом "поделенных сигналов опережение сигнала с периодом d 2Т 2 уменьшается на величину КЯ

РФДЗ обнаруживает какой из значащих моментов входных сигналов наступает раньше или являются ли импульсы ТИ г опережающими или отстающими.

Когда РФД 3 первый раз после выдачи сигнала ОП дает команду ОТ, блок

5 выдает на первый ДПКД 2 и второй

ДПКД 4 сигналы изменения коэффициентов деления, ДФД переходит во второй режим деления, причем д„1Тг - Й Т2 = KR 7 0 т.е. с каждым периодом поделенных сигналов отставание сигнала с периодом d 12Т2 уменьшается на величину КЯ.

КОгда РФД 3 снова зафиксирует состояние опережения, значащие моменты

1569940 опорного и дополнительного сигналов оказываются сфазированными с точностью до КЯ.

Кроме того, в этот момент блок 5 дает входному селектору команду пропускать измеряемый сигнал и организует далее последовательно первый и второй режимы деления.

Пусть далее при взаимодействии измеряемого и дополнительного сигналов первый режим деления имеет длительность m периодов поделенных" сигналов, а второй режим деления — n периодов поделенньгх" сигналов. Следовательно, в момент фазирования опорного и дополнительного сигналов измеряемый сигнал отставал от дополнительного на время, равное (М m — n) КЯ (с точностью до К Я ). Эта величина равна фазовому углу между опорным и измеряел"ым сигналами.

Начиная с момента переключения входного коммутатора 1 " оделенные" импульсы ТИ с выхода второго ДПКД 4 подаются на вычислитель 6 (фиг.1).При чем вычислитель 6 представляет собой два последовательно включенных реверсивных счетчика, первый из которых имеет коэффициент пересчета М,, а разрывность второго определяется требуемой разрядностью выходного сигнала.

В первом режиме деления блок 5 подает команду на счет вычислителя 6 в направлении суммирования, причем импульсы ТИ подаются на счетный вход второго счетчика, входящего в состав вычислителя 6. А во втором режиме деления блок 5 дает команду на счет в направлении вычитания, причем импульсы ТИ> подаются в этом случае на счетный вход первого счетчика, а второй счетчик подключается последовательно с первым.

Задача входного коммутатора (фиг.3) — обеспечить переключение входа первого ДПКД 2 от входа U на вход U и обратно при изменении значения сигнала на втором выходе блока

5, поступающего на управляющий вход входного коммутатора 1. Причел при построении входного коммутатора 1

10 следует выполнить два требования: вопервых, переключение производится таким образом, что автоматически возникает режим опережения, во-вторых, для счетчика, который является элементов первого ДПКД-2, последний перед переключением значащий момент,.пропускаемого прежде сигнала должен быть первым значащим моментом в режиме,,устанавливаемом после переключения.

20 !!усть первый ДПКД 2 работает по отрицательному перепаду сигнала.

На фиг.4а изображены временные диаграммы работы вход .îão коммутатора 1 при переключении с опорного на изме25 ряемый сигнал, т.е. при положительном перепаде на втором выходе блока 5.

Положительный перепад возникает через время„ равное задержке элементов схемы ЦФД, После фиксации опережения

30 РФД 3 (фиг.1) и сразу сбрасывает в нуль второй П-триггер 11 (фиг.3).

Единица, возникающая на его инверсном выходе, закрывает второй элемент

ИЛИ 13, тем самым завершается последний импульс прежнего режима взаимо35 действия на входе второго ДПКД 2 (диаграммы в, d, У„ на фиг.4а). Кроме того, положительный перепад на втором выходе блока 5 убирает блокиров40 ку первого D-òðèããåðà 10 (фиг.3) и обеспечивает единицу на его информационном входе. Чтобы выполнить второе требование к работе входного коммутатора 1, измеряемый сигнал следует начать пропускать после значащего мо45 мента опорного сигнала, следующего

Таким образом, к концу второго ре:жима деление при взаимодействии измеряемого и дополнительного сигналов (момент выдачи РФД 3 сигнала опережения) на выходах вычислителя 6 формируется код, выражающий информацию о фазовом угле между опорным и измеряемым сигналами в единицах К и .

Далее цифровой фазовый дискриминатор возвращается к начальному состоянию "1" (фиг.2).

Рассмотрим работу отдельных блоков ЦФД. за тем его значащим моментом, который обусловил выдачу блоком 5 положительного перепада на втором выходе.

Это решается путем подачи инверсного сигнала Б „ на вход синхронизации первого D-триггера !О, в результате чего, если предыдущий значащий момент

11 лишь подготовил этот триггер,то установит его как раз следующий значащий момент. Далее элементы KIH 12 и

И 14 могут пропустить сигнал U, . IIocU Зм ле переключения режим опережения автоматически обеспечивается при коэф1569940 фициснте деления первого ДПКД 2, боль(((е((двух, Иа (1гн(.4б,изобряже((ы аналогичные временные диаграммы процесса переключения с О,, на 11 „, обусловленного приходом отрицательного перепада сигналя на втором выходе блока 5.

1IppI.-,ûFI 2 и Второй 4 ДПКД (фиг,1) явля((х((я с (яндяртньмк устрой твами.

РФД (фнгo5) является устройством с

@шумя Входами; на которые поступают срявк((наемь(е сигналы ТИ,, и ТИ, и с фвус.(((выходами ОТ и ОП, причем на выходе ОТ имеется инвертированный .сигнал ТИ, В режиме отставания сигнала И. к: ((кис(а сз режиме Опережения сигКЯ(-,Я ТИ . I с(Я выходе ОП в этих режимах =- соответственно единица и ипВертирова((нь(. . сигнал,ТИ., c. U

0(.-oBl(и-(элементом РФД " является

RS-т- с-(ггсзр,: собранный с целью повь(шо сня .скунс твителс ((Ос ги Рф(с 3 на элесс,(eBT„-, И-ИЕ 1 и 16 (@(.(г,5), триг Г е: р на ОднОм В ыходе Bblpe(IFI е т инВертированный опережающий сигнал, а ня другом — инвертированный сигнал

Време:-,.ного рассогласования вход((ь(х

СИГКЯЛОВо ОстаЛЬНЬ(Е ЭЛЕМЕНТЫ СХЕМЫ

ВВЕДЕНЫ С (Ед(ЬЮ Оpl ЯНИЗЯЦИН ВЫХОДОВ ".>се .20

РфДЗ „ОбпЯДающих ol(blcанньсми сВОиС (В ЯМИ .-, Блок ; собган на двух стандартньв:

D--Tр(((,"ерах с Входа(си установкbl, с((г35 кал ОТ переводит первый триггер 29 B

Я СИ(F!BFI 011, В 0 q T о со о ПСРБОМУ ссс;сс ре1(< с((у (епенкя(соо (ветс гвует 0 IIG выходе этого триггера, а Второму режимУ вЂ” с1 о ВтоРой D.=TPF(ããåð 30 охвa- чен Обратной связью и поэтому представляет собой де гитель на 2. Это позволяет с-му управлять Входным коммутатором 1 и в(он(((слителе((6, 45 ф о p b(у „x a (з о б p - (e и, (Я

1, цифровой фазовый дискриминатор, содержасд.(й последовательно соединенные первый делитель частоты с перемен50 ным коэЬ,".ициентом деления, фазовый детектор и блок управления режимами, ВТОрси вход которого соединен с вторым выходом фазового детектора,. а также Вьп(ислитель и второй делитель час55 тоты с перемекным коэффициентом деле,ния, Выход которого соединен с вторым входом фазового детектора, а управля(о(ссий вход соединен с управляющим входом первого делителя частоты с переменным коэффициентом деления и первым Выходом блока управления режимами, второй выход которого соединен с входом сброса вычислителя, выход которого является выходом цифрового фазового дискриминатора, входом дополпительного сигнала которого является вход второго депителя частоты с переменным коэффициентом деления, о тл и ч а (о шийся тем, что, с целью повышения точности детектирования, введен входной коммутатор, пер- . вый и Второй входы которого являются

Входами опорного и измеряемого сигналя цифрового фазового дискриминатора соответственно„. причем вход первого делителя частоты с переменным коэффициентом деления соединен с Выходом входного коммутатора, управляющий

Вход которого соединен с вторьп.(выходом блока управления режимами, первый выход которого соединен с управг(((ющим входом вычислителя, счетный вход которого соединен с Выходом второго делителя частоты с переменным коэффициентом деления, при этом блок управления режимами состоит из RSтриггера, S u R-входы которого являются соответственно первым и вт(срым входами блока управления режимами, вторым выходом которого является прямой выход RS-триггера, инверсный вы-, ход которого подкЛючен к С-входу Втриггера, D-вход которого подключен к его инверсному Выходу, прямой выход 0-триггера является первым выходом блока управления режимами.

2. Дискриминатор по и.1, о т л ич а и шийся тем, что входной коммутатор содержит элемент И, выход которого является выходом входного коммутатора, первый и второй элементы

ИЛИ, выходы которых соединены с первым и вторым входами элемента И соответственно, первый и второй D-триггеры, первый, второй и третий инверторы, вход первого из которых является входом опорного сигнала цифрового фазового дискриминатора и соединен с первым входом второго элемента ИЛИ, вход второго инвертора является входом измеряемого сигнала цифрового фазового дискриминатора и соединен первым входом первого элемента ИЛИ второй вход которого соединен с инверсным выходом первого D-триггера синхронизирующий,вход которого соедк1569940!

О нен с выходом первого инвертора, а информационный вход первого D-триггера, соединенный с его входом сброса, является управлянц им входом входного

5 коммутатора и соединен с входом третьего инвертора, выход которого соединен с информационным входом и входом сброса второго D-триггера, синхронизирующий вход и инверсный выход которого соединены с выходом второго инвертара и вторым входом второго элемента HJIH соответственно.

1569940

Фиг. б

Составитель С,Иузычук

ТехРед M.Õîäàíè÷ КоРРектоР С,Черни;

Редактор Н Лазаренко

Заказ 1455 Тираж 658 Подписное

ВНИИПИ r

НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент" г. Ужгород у Г ород, ул. агарина, 101