Устройство для сопряжения процессоров с общей шиной мультипроцессорной системы

 

Изобретение относится к вычислительной технике и может быть использовано для построения надежных мультипроцессорных систем. Цель изобретения - увеличение производительности обмена за счет использования режима блочной передачи. Устройство для сопряжения содержит процессорные блоки 1.1,...,1.N, блок 3 общей памяти, устройства ввода-вывода 4.1,...,4.M. В состав каждого процессорного блока 1 входят процессор 5, блок 6 локальной памяти, регистр 8 состояния, блок 9 управления, коммутаторы 10, 11, блок 12 коммуникационной памяти, регистр 13 адреса источника, регистр 14 адреса приемника, регистр 15 данных. В процессе функционирования системы управляющий процессорный блок осуществляет инициализацию системы и производит запуск подчиненных процессорных блоков. В режиме вычисления каждый подчиненный процессорный блок осуществляет подготовку массива данных для обмена между другими подчиненными процессорными блоками. Настройку межпроцессорных связей для обмена осуществляет управляющий процессорный блок по программе, которая хранится в его локальной памяти. Кроме того, управляющий процессорный блок (по прерыванию) может переходить на подпрограмму проверки работоспособности подчиненных процессорных блоков. 9 ил., 2 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1571606 (5))5 4 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР

К А BT0PCHOMV СВИДЕТЕЛЬСТВУ (21) 4473002/24-24 (22) 11.08.88 (46) 15.06.90. Бюл. N - 22 (71) Киевский политехнический инсти— тут им. 5 )-летия Великой Октябрьской социалистической революции (72) В.И.Жабин, Г.В.Гончаренко, В.В.Макаров, В.И.Савченко и В.B.Òêà÷åíêo (53) 62 1 . 325 (088.. 8) (56) Вейцман К. Распределение системы мини- и микроЭВМ. H. Финансы и статистика, 1983, с. 28.-45.

Хвощ С.T. Микропроцессоры и микроЭВМ в системах автоматического управления. Л.: Машиностроение, 1987, с. 297-350.

Патент США Р 4523272, кл. G 06 F 15/16, опублик. 1982.

2 (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕ11ИЯ ПРОЦЕССОРОВ С ОБЩЕЙ ШИНОЙ МУЛЬТИПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение относится к вычислительной технике и может быть использовано для построения надежных мультипроцессорных систем. Цель изобретения увеличение производительности обмена за счет использования режима блочной передачи.:Устройство для сопряжения содержит процессорные блоки

1.1,...,1.п, блок 3 общей памяти устройства ввода-вывода 4.1,,4.m.

В состав каждого процессорного блока 1 входят процессор 5, блок 6 локальной памяти, регистр 8 состояния, а блок 9 управления, коммутаторы 10 11, е блок 12 коммуникационной памяти, регистр 13 адреса источника, регистр

1571606

14 адреса приемника, регистр 15 данных. В процессе функционирования системы. управляющий процессорный блок осуществляет инициализацию системы и производит запуск подчиненных процессорных блоков. В режиме. вычисления каждый подчиненный процессорный блок осуществляет подготовку массива данных для обмена между другими под- 10 чиненными процессорными блоками,. НаИзобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных вычислительных систем для решения задач, алгоритмы которых имеют последовательно-параллельную структуру ..

Цель изобретения - увеличение производительности обмена за счет исполь-25 зования режима блочной передачи.

На фиг. 1 представлено использова-. ние устройства в мультипроцессорной системе; на фиг. 2 — пример формата регистра состояния; на фиг. 3 — пример реализации блока управления; на фиг. 4 — алгоритм обмена информацией между процессорными блоками; на фиг.5— конфигурация связей процессорного блока в режиме управляющего процессорного блока; на фиг; 6 — то же, в ре35 жиме коммуникационного процессорного блока; на фиг. 7 — то же, в режиме выполнения программы; на фиг. 8 — то же, в режиме обмена между процессорными 40 блоками; на фиг. 9 — схема подключения регистров адреса к общей шине системы и блоку коммуникационной памяти.

Мультипроцессорная система (фиг.,1) содержит процессорные блоки 1,1,..., 45

1.п общую шину 2 системы, к которой подключены блок 3 общей памяти и устройства 4.1,...,4.m ввода-вывода.

В каждом процессорном блока 1.i процессор 5.i и блок 6.i локальной па-.

50 . мяти объединены между собой локальной шиной 7.i к которой также подключены регистр 8.i состояния и блок

9.i управления.

Локальная шина 7,i соединена также с коммутатором 10.i, а через коммута55 тор 11 ° i подведена к блоку 12.i коммуникационной памяти, к регистру 13.i адреса источника, регистру 14.i адрестройку межпроцессорных овяэей для обмена осуществляет управляющий процессорный блок по программе, которая хранится s его локальной памяти. Кроме того, управляющий процессорный блок (по прерыванию) может переходить на подпрограмму проверки работоспособности подчиненных процессорных блоков .

9 ил., 2 табл.

1 са приемника, регистру 15.1 данных.

Регистр 8.i блок 9.i регистр 13.i регистр 14.i регистр 15.i и коммутатор 10.i соединены с общей шиной 2 через входы-выходы 16.i — - 21.i.

Назначение блока 9.i управления состоит в выработке сигналов, которые необходимы для реализации циклов обращения к общей шине 2, а также управлякицих сигналов, обеспечивающих реконфигурацию системы, т.е. определенного соединения между собой функциональных узлов с помощью коммутатора 11.i. Режим работы блока 9.i управления определяется значением соответствующих разрядов регистра 8. состояния.

Возможный формат регистра 8.i состояния представлен на фиг. 2, а назначение каждого разряда поясняется табл.1 и 2.

Пример построения блока 9.i управления представлен на фиг. 3.

Блок 9. i управления содержит триггер 22, элемент И-НЕ 23, буферный регистр 24, элемент И 25, первый выход 26, элемент И-НЕ 27, элемент И 28, второй выход 29, первый 30 и второй

31 входы, дешифратор 32, с третьего по шестой выходы 33 — 36, элемент И

37, элемент ИЛИ 38, третий вход 39 и седьмой выход 40.

Коммутатор 11 предназначен для установки связей в соответствии со значениями разрядов BPt и ВР2 регистра

8 состояния между локальной шиной 7 и блоком 12 коммуникационной памяти, локальной шиной 7 и регистрами 13. и 14, а также между блоком 12 коммуникационной памяти и регистрами 14 и 15.

Система работает следующим образом (фиг. 1).

1. ) 7 I 6

При инициализации системы (по внешнему сигналу "C6poc") процессоры

5.1, 5.ï начинают выполнять программу, расположенную в своей локальнои памяти с определенного началь5 ного адреса (например, нулевого) .

В результате выполнения этой программы производится инициализация каждого процессорного блока. Один из процессорных блоков, например 1.1, выполняет функции управляющего процессорного блока, а остальные — подчиненных процессорных блоков 1,2.

1.п (это достигается, например, установкой в соответствующее состояние разрядов ВР1 и ВР2 выборки режима в регистре 8 состояния по внешнему сигналу "Сброс" ).

В процессе функционирования систе- 20 мы процессорный блок 1.1 может работать в режиме управляющего процессорного блока или в режиме коммуникационного процессорного блока. Остальные процессорные .блоки 1.2,...,1.п 25 являются подчиненными и могут ра6отать в двух режимах, а именно: в режиме выполнения программы, записанной в блоке 6 локальной памяти, и в режиме обмена информацией с другими уст в 3p ройствами системы. Перевод процессорного блока 1 в любой режим работы осуществляется записью информации в разряды ВР1 и ВР2 регистра 8 состояния в соответствии с табл. 2.

В каждом режиме процессорные блоки 1.1,...,1.п имеют определенную конфигурацию связей. Настройка каждого процессорного блока 1 на определен- 40 ный режим работы осуществляется с помощью коммутаторов 10 и 11,. которыми управляет блок 9 управления. В зависимости от значений разрядов ВР1 и ВР2 регистра 8 состояния дешифратор 32, входящий в состав блока 9 управления, формирует активный уровень сигнала на одном из четырех выходов

33 — 36 (фиг. 3). В соответствии с этим осуществляется необходимое соеэО динение устройств, связанных с коммутатором 11, или переключается коммутатор 10, обеспечивая связь между шинами 2 и 7.

Работа системы при решении определенной задачи включает чередук циеся этапы параллельного выполнения программ в процессорных блоках 1.1,..., 1.п и обмена информацией между подчи16 6 ненными процессорными блоками 1.2,..., 1.п.

При выполнении собственной программы каждый процессорный блок 1 имеет конфигурацию, представленную на фиг.7, когда процессор 5 имеет доступ к блоку б локальной памяти, блоку 12 коммуникационной памяти, регистру 8 состояния. В процессе обработки информации в блоке 12 коммуникационной памяти формируются массивы данных, предназначенные для передачи в другие устройства системы на этапе обмена инФормацией.

После завершения выполнения своей программы процессор 5 устанавливает в своем регистре 8 состояния разряд

"Готовность" в единицу. Этап обмена информацией между процессорными блоками 1.2,..., 1.п начинается после завершения выполнения программ в каждом подчиненном процессорном блоке (в этом случае бит "Готовность" в каждом регистре состояния 8,2. ..,8.п установлен в единицу), Этот момент определяется либо путем опроса управляющим процессорным блоком 1.1 соответствующих разрядов регистров

8.2,...,8.п "îñòîÿíèé, либо формированием сигнала прерывания для управляющего процессорного блока 1.1, который формируется при единичном значении разрядов готовности во всех подчиненных процессорных блоках 1.2,..., 1,п. Управляющий процессорный блок

1 ° 1 (Фиг. 5) переключается в режим коммуникационного процессора установкой разрядов ВР1=1, ВР2=0 регистра

8.1 состояния (табл.2) и принимает конфигурацию связей, показанную на фиг.б, а подчиненные процессорные блоки 1.2,...,1.п имеют конфигурацию, представленную на фиг.8.

Программа обмена между подчиненными процессорными блоками 1,2,..., 1.п таблицы адресов регистров данных процессорных блоков-источников и соответствующие им таблицы адресов регистров данных процессорных блоковприемников, а также размерности массивов данных для передачи между процессорными блоками хранятся в блоке .6.1 локальной памяти коммуникационного процессорного блока 1.1, который управляет процессом передачи информации.

Рассмотрим в качестве примера про" цесс передачи массива данных из под1571606 чиненного процессорного блока 1.i-источника в подчиненный процессорный блок 1.j-приемник. Перед началом обмена в регистре 13.1 адреса источника записан адрес регистра 15 данных .процессорного блока-источника 1.i .в регистре 14.1 адреса приемника записан адрес РегистРа 15 ° 1 данных процессорного блока.1.j-приемника, а во внутренних регистрах процессора 5.1 записаны соответственно информационное слово Ь, которое характеризует

) Э длину j-ro массива данных, и указатель адреса регистра 15.К данных под- 15 чиненного процессорного блока 1.K-приемника, который будет выполнять функцию приемника при передаче следующего массива данных из подчиненного процессорного блока 1.i-источника.

Параметр L îïðåäeëÿåòñÿ как

L.=Р -3

j у где Р - количество информационных слов в массиве, предназначенном для 25 передачи из блока 12 коммуникационной памяти-источника в блок 12.j коммуникационной памяти-приемника. Коммуникационный процессорный блок 1.1 устанав ливает в своем регистре 8.1 состояния щ разряд. ВС в единицу, что настраивает блок 9. 1 управления на преобразование управляющих сигналов, формирующихся в локальной шине 7.1, в сигналы для общей шины 2 системы, обеспечивающие по-35 очередное выполнение циклов чтения и записи. управляющие сигналы на локальной шине 7.1 формируются в процессе выполнения программы, соответствующей алгоритму, показанному на фиг.4. 4р

При выполнении программы должно осуществляться 2Р циклов чтения блоd ка 6.1 локальной памяти, кроме того, подсчет числа передаваемых слов, а также засылка в конце программы адре- 45 са регистра 15.К данных подчиненного процессорного блока 1.К в регистр 14. 1 адреса приемника.

С помощью блока 9.1 управления сигналы, формирующиеся при чтении блока 6.15О локальной памяти, преобразуются в сигналы, которые обеспечивают поочередно циклы чтения и записи для общей

П1ины 2. При выполнении цикла "Чтение" осуществляется чтение данных иэ реги- стра 15.i данных источника и занесения их в регистр 15.1 данных коммуникационного процессорного блока 1.1.

В цикле "Запись" информация из регистра 15 ° 1 данных коммуникационного процессорного блока 1.1 записывается в регистр 15.j данных коммуникационного процессорного блока 1.j-приемника.

При чтении информации иэ регистра 15.i данных источника фактически осуществляется чтение из его блока 12.i коммуникационной памяти по адресу, находящемуся в регистре 14.i адреса процессорного блока 1.i, После каждого чтения к содержимому регистра 14.i адреса прибавляется единица (в общем случае длина в байтах читаемого слова). За счет этого подготавливается адрес слова, которое будет читаться из блока 12.ъ коммуника" цнонной памяти при следующем обращении к этому процессорному блоку.

При записи информации в регистр

15.) данных приемника информация записывается в блок 12.j коммуникационной памяти по адресу, находящемуся в регистре 14 j адреса. Как и при чтении, содержимое этого регистра увеличивается на единицу, подготавливая адрес для блока 12.j коммуникационной памяти для записи следующего слова.

Начальные адреса передаваемого и принимаемого массивов устанавливаются в соответствующем подчиненном процессорном блоке 1,2,...,"1.п после завершения им своей программы, непосредственно перед установкой в единицу бита ".Готовность" в своем регистре 8.2, ...,8.п состояния.

В данной системе на шаге обмена информацией процессы передачи одного массива данных по общей шине 2 между двумя процессорными блоками совмещащаются с подготовкой информации для передачи следующего массива данных в другой подчиненный процессорный блок. Следовательно,, на передачу од" ного слова по общей шине 2 используется в среднем два цикла обращения к общей шине 2 (" Чтение" и "Запись" ).

Система имеет однотипные процессорные блоки, что уменьшает аппаратурные. затраты и упрощает резервирование устройств системы.

Таким образом,, изобретение позволяет упростить аппаратуру без снижения быстродействия (по сравнению с системами, содержащими коммуникационный процессор, т.е. содержащими блоки разных типов), а также повысить производительность систем на однотипных про1571606 темы.

Таблица

Доступ со с тороны локальной

Наименование

Обозначение

Доступ со стороны общей шины 2 ши Hbl

Бит запуска процессора

Бит готовности

ПУСК

ЧтениеЧтение запись

Запись запись

Чте ние

ГОТ

Запись

Запись

Запись цессорных блоках без увеличения числа процессорных блоков.

Формула из обре те ния

Устройство для сопряжения процессоров с общей шиной мультипроцессорной системы, содержащее регистр состояния, регистр адреса источника и регистр данных, первый информационноуправляющий вход-выход регистра состояния является первым входом-выходом устройства для подключения процессора, второй информационно-управляющий входвыход регистра состояния является первым входом-выходом устройства для подключения общей шины системы, о т л ич а ю щ е е с я тем, что, с целью увеличения производительности обмена эа счет использования режима блочной передачи, в него введены блок управления, регистр адреса приемника, блок коммуникационной памяти и два коммутатора, выход регистра состояния соединен с управляющим входом блока управления, выходы которого соединены с входами выборки и задания режима регистра адреса приемника, регистра адреса источника и регистра данных и управляющими входами первого и второпроцессора, 1-й разряд (выборка режима) ВР1

2-й разряд (выборка режима) ВР2

Бит выдачи сигналов на общую шину BC

ro коммутаторой, первые информацио н п ie входы-выходы первого и второго коммутаторов являются вторым и третьим входами-выходами устройства для под5 ключения процессора соответственно,, второй информационный вход-выход первого коммутатора является вторым входом-выходом устройства для подключения общей шины системы, с второго по пятый информационные входы-выходы второго коммутатора соединены с адресно-информационно-управляющим входом-выходом блока коммуникационной памяти, первыми адресно-информационно-управляющими входами-выходами регистра адреса приемника, регистра адреса источника и регистра данных соответственно, вторые адресно-инфор20 мационно-управляющие входы-выходы ре— гистра адреса источника, регистра адреса приемника и регистра данных являются с третьего по пятый входами-. выходами устройства для подключения общей шины системы, первый и второй управляющие входы-выходы блока управления являются четвертым входом-выходом устройства для подключения процессора и шестым входом-выходом устрой30 ства для подключения общей шины сис1571606

ВР2

Х сбшей шине Р апру

У,!

Состояние разрядов

ВР1

К ажамаа7 шие 7с ,Фч У

Таблица2

Режим работы процессорного блока

Управляющего процессорного блока

Коммуникационного процессорного блока

Обмена информацией

Выполнения программы

t-0 /иГз)РУд

157 )б06

Фиг.4

4571606

1571606

Фиг.д

ФщУ

Составитель В.Бородин

Техред М.Дидык Корректор 3.Лончакова

Редактор М.Келемеш

Заказ 1514 Тираж 571 . Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5.Производственно-издательский комбинат "Патент", r-. Ужгород, ул. Гагарина, 101