Устройство для компенсации различий в чувствительности элементов матрицы фотоприемников

 

Изобретение относится к телевидению. Цель изобретения - повышение надежности работы устройства при повышении тактовой частоты. Устройство содержит матрицу 1 фотоприемников, синхрогенератор 2, интегратор 3, логический блок 4, блок памяти 5, N-разрядный ЦАП 6, суммирующий усилитель 7, источник 8 опорного напряжения и компаратор 9. Устройство имеет два режима работы: режим записи стандартного фона и режим коррекции. В режиме записи устройство осуществляет формирование за счет аналого-цифрового преобразования сигнала и запись в блок памяти 5 коэффициентов, характеризующих чувствительность каждой ячейки матрицы 1. При этом на фоточувствительную поверхность матрицы 1 проецируется равномерное фоновое изображение. В режиме коррекции видеосигнала по сформированным в предыдущем режиме коэффициентам осуществляется компенсация различий в чувствительности эл-тов матрицы 1 фотоприемников. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (g))5 Н 04 N 5/30 5/20

ОПИОАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф. СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4315309/24-09 (22) 08. i0.87 (46) 15.06.90. Бюл. 9 22 (71) Киевский институт автоматики им. XXV съезда КПСС (72) Ю.Н.Остапчук (53) 621.397 (088.8) (56) Патент США Ф 3800079, кл. Н 04 N 5/30, 1974.

Авторское свидетельство СССР

Ф 907868, кл. Н 04 N 5/30, 1980. (54) УСТРОЙСТВО ДЛЯ КОМПЕНСАЦИИ РА3.ЛИЧИЙ В ЧУВСТВИТЕЛЬНОСТИ ЭЛЕМЕНТОВ

МАТРИЦЫ ФОТОПРИЕМНИКОВ (57) Изобретение относится к телевидению. Цель изобретения — повышение надежности работы устр-ва при повышении тактовой частоты. Устр — во содержит матрицу 1 фотоприемников, син„„SU„„)l 571793 А 1

2 хрогенератор 2, интегратор 3 ° «логический блок 4, блок памяти 5, и-разрядный ЦАП 6, суммирующий усилитель

7, источник 8 опорного напряжения и компаратор 9. Устр-во имеет два режима работы: режим записи стандартного, фона и режим коррекции. В режиме записи устр-во осуществляет формирование за счет аналого-цифрового преобразования сигнала и запись в блок 5 памяти коэффициентов, характеризующих чувствительность каждой ячейки матрицы 1. При этом на фоточувствительную поверхность матрицы

1 проецируется равномерное фоновое изображение. В режиме коррекции видеосигнала по сформированным в предыдущем режиме коэффициентам осуществляется компенсация различий в чувствительности эл-тов матрицы 1 фотоприемников. 2 ил.

1571793

Изобретение относится к телевидению и может быть использовано в ! системах автоматического регулироваНия в системах технического зрения

Промышленных роботов, дефектоскопии, радиолокации.

Целью изобретения является повышение надежности работы устройства

При повышений тактовой частоты.

На фиг.1 представлена структурная электрическая схема предлагаемого

yñòðoéñòâà; на фиг.2 — структурная электрическая схема логического блока устройства.

Устройство для компенсации раз чий в чувствительности элементов атрицьt фотоприемников содержит (фиг.1) матрицу 1 фотоприемников, ссинхрогенератор 2, интегратор З,логический блок 4, блок 5 памяти, иразрядный цифроаналоговый преобразователь (ЦАП) 6, суммирующий усилитель 7, источник 8 опорного напряжейия» компаратор 9, вход 10 запуска, выход 11.

Логический блок 4 (фиг.2) имеет второй информационный вход 12, синхровход 13, управляющий выход t4„ первый информационный вход 15, второй информационный выход 16, первый информационный выход 17 и содержит счетчик 18 кадров, триггер 19, дешифратор 20 с (и+2)-мя выходами, йнвертор 21, и цепей, каждая из которых состоит из первого элемента фЛИ 22, первого элемента И 23, второго элемента И 24 и второго элемен та ИЛИ 25.

Матрица 1 и интегратор 3 предназначены для формирования видеосигнала исследуемого изображения. В качестве матрицы 1 могут применяться, например, ПЗС-матрицы или фотодиодные матрицы. Синхрогенератор 2 предназначен для управления работой формирователя видеоканала и блока памяти и вырабатывает, необходимую для

Этого синхросмесь импульсов, тактовые импульсы.

Разрядность ЦАП 6 определяется разрядностью кода коррекции, хранимого

В блоке 5 памяти. ЦАП 6 должен иметь необходимое быстродействие, определяЕмое циклом формирования одного элемента изображения, должен быть перемнцжающего типа и иметь аналоговый вход.

Устройство работает следующим образом.

Существует два режима работы: режим записи стандартного фона и режим коррекции. В режиме записи стандарт. ного фона устройство осуществляет формирование, за счет аналого-цифрового преобразования сигнала, и запись в блок 5 памяти коэффициентов,.характеризующих чувствительность каждой ячейки матрицы 1. При этом на фоточувствительную поверхность матрицы

1 проецируется равномерное фоновое иэображение. В режиме коррекции ви деосигнала по сформированным в предыдущем режиме коэффициентам осуществляется компенсация различий в чувствительности элементов матрицы фотоприемников.

В любом режиме работы под воздействием синхронизирующих и управляющих сигналов с выхода синхрогенератора 2 матрицей 1 и интегратором 3 осуществляется формирование видеосигнала изображения. Видеосигнал поступает на первый вход суммирующего усилителя 7 и на аналоговый вход перемножающего ЦАП 6. Тактовые импульсы, 30 соответствующие в каждый момент времени выбираемой ячейке матрицы 1, поступают на входы блока 5 памяти.

На его информационных выходах фор-. мируются коды, которые через логический блок 4 поступают на цифровые входы ЦАП 6 и управляют коэффициентом передачи напряжения с его аналогового входа на выход.

В режиме записи стандартного фона с выхода интегратора 3 на первый вход суммирующего усилителя 7 и аналоговый вход ЦАП 6 от каждой ячейки фоточувствительной матрицы 1 последовательно во времени поступает на3 пряжение П „, которое зависит от яркости стандартного фона и чувст° вительности данной ячейки. Как известно, перемножающий ЦАП формирует на своем выходе напряжение

О Пню "вх - а

j -I где а — коэффициент i-того разряда кода ЦАП, . rl — число разрядов кода.

Это напряжение поступает на второй вход суммирующего усилителя 7, на выходе которого будет сигнал живых Х Пм Ko + вх и»

5 15 где К вЂ” коэффициент передачи сумми-— рующего усилителя 7 по первому входу, определяемый максимальным разбросом чувствительности матрицы 1;

К вЂ” эквивалент цифрового кода н на входе ЦАП, учитывающий коэффициент передачи суммирующего усилителя 7 по второму входу.

Напряжение с выхода суммирующего усилителя 7 сравнивается в компараторе 9 с опорным напряжением, поступающим с выхода источника 8 опорного напряжения. Результат сравнения поступает на первый вход логического блока 4. Методом последовательных приближений за и циклов (за п кадров) логический блок 4 формирует, на своем втором информационном выходе код коррекции чувствительности каждой ячейки, который при подаче его на вход ЦАП 6 приводит к выполнению равенства опорному напряжению Uo„, напряжений видеосигнала от каждой ячейки матрицы, прошедших через суммирующий усилитель 7

1 +

"оо = "ех Ко вх. Кй.

Из этого выражения можно найти эквивалент цифрового кода К который для каждой фоточувствительной ячейки матрицы 1 в конце работы устройства в режиме записи стандартного фона будет выработан на .выходах логического блока 4 и записан в соответствующую ячейку блока 5 памяти

К = — — К

Поп

М U+ о ех

Если теперь в режиме коррекции видеосигнала с выхода интегратора 3 на входы ЦАП 6 и суммирующего уси,лителя 7 будет поступать видеосигнал исследуемого изображения Уех, то на выходах суммирующего усилителя 7 будет лолучен скорректированный по чувствительности каждой ячейки матрицы видеосигнал

Пемх = "ех Ко + "ех Кн = "ех Ко +

U on Uon

+ ех (.х. Ко) = ек

Цех Цех

В предлагаемом устройстве в режиме записи стандартного фона методом последовательных приближений осуществляется аналого-цифровое преоб—

71793 6 разование сигнала каждой ячейки матрицы 1 в и-разрядный код коррекции.

Осуществляется это следующим образом. От внешнего устройства на вход

10 запуска приходит сигнал, перебрасывающий триггер 19 в состояние логической единицы. С выхода триггера

19 на управляющий выход 14 логического блока 4 поступает сигнал, коt0 тарый разрешает запись информации в блок 5 памяти. В результате устройства устанавливается в режим записи стандартного фона. Начинается цикл предварительной нормализации содержимого блока 5 памяти. Он заключается в записи во все ячейки блока 5 памяти кодов 111...1 и продолжается в течение времени формирования одного кадра. Логический сигнал с вы15

20 хода триггера 19 поступает на вход обнуления счетчика 18 и стробирующий вход дешифратора 20. Счетчик 18 получает возможность считать кадровые синхроимпульсы, поступающие со второго выхода синхрогенератора 2 на синхровход 13 логического блока 4.

Одновременно на первом выходе дешифратора 20 появляется сигнал логическага нуля, который, пройдя через

ЗО второго, находятся в состоянии логической единицы, та соответственно все разряды кодов коррекции, кроме инвертор 21, в виде сигнала логической единицы поступает на входы вторых элементов ИЛИ 25 всех и цепей. Это приводит к установлению на их выходах логических единиц, кото35 рые будут поданы с первого информационного выхода 17 логического блока 4 на информационные входы блока 5 памяти. В блоке 5 памяти за время этого цикла (кадра) по всем ячейкам будут записаны максимальные коды,. т.е. коды 111...1.

С приходом второго кадрового синхраимпульса на синхровход 13 логического блока 4 счетчик 18 переключается в новое состояние, в соответствии с которым на втором выходе дешифратора 20 появляется сигнал логического нуля. Начинается проверка и

50 формирование по ее результатам старшего разряда кодов коррекции чувствительности всех ячеек. Коды коррекции с выхода блока 5 памяти поступают на второй информационный вход

12 логического блока 4. Поскольку все выходы дешифратора 20, кроме

1571793

Пеьр Пек К»

55 первого, поступают через открытые элементы И 24 на второй информационный выход 16 логического блока 4 и ( далее на цифровые входы ЦАП 6. Второй элемент И 24, на который с выхода б ока 5 памяти поступает старший разряд кода коррекции всех ячеек матр ды 1, находится а закрытом состоян и и на его выходе принудительно формируется логический ноль. В течее времени второго кадра, в котором проверяется старший разряд кодов коррекции всех ячеек матрицы 1, на ( входы ЦАП 6 подаются коды 011...1. (По результатам сравнения в компара1 торе 9 напряжения с выхода суммирующего усилителя 7 и напряжения источника 8 опорного напряжения на выходе компаратора 9, а следоватабельно, на входе 15 логического бло-, а 4, формируется сигнал логического нуля или логической единицы. Наприь ер, если напряжение с выхода сумМирующего усилителя больше опорного, то на входе 15 появляется логический ноль, и наоборот. Сигнал с выхода компаратора 9, пройдя через открытый только в старшем (в данном кле) разряде ключ на элементе ИЛИ

2, вместе с неизменными остальными разрядами кода коррекции подается

Ца информационные входы блока 5 паь яти и записывается в текущую ячейку памяти.

После завершения проверки и записи старшего разряда кодов коррекции всех ячеек матрицы 1 следующим кадровым инхроимпульсом счетчик 18 переводится в новое состояние, и на следующем выходе дешифратора 20 появляется логический ноль. Повторяется процедура подачи через логический блок 4 на цифровые входы ЦАП 6 кодов коррекции из блока 5 памяти, но уже с принудительной установкой в ноль второго разряда кода коррекции. Остальные " разряды кодов проходят на входы

ЦАП 6 без изменений. По сигналу с выхода компаратора 9 логическим блоком 4 код коррекции проверяемой ячейки либо переписывается в блок 5 памяти беэ изменений, либо записывается с установкой в логический ноль

Проверяемого в данном цикле разряда.

Количество циклов проверки равно разрядности кодов коррекции (п). ПосЛе проверки всех разрядов кодов коррекции кадровый синхроимпульс перебрасывает счетчик 18 в следующее состояние, при котором логический ноль появляется уже на (n+2)-ом выходе дешифратора 20. Триггер 19 переводится в исходное состояние, запретив по управляющему выходу 14 воэможность перезаписи кодов в блоке

5 памяти. Цикл настройки устройства закончен. Начинается работа в режиме коррекции видеосигнала.

В режиме коррекции видеосигнала с выхода блока 5 памяти в соответствии с номером выбираемой в данный момент времени ячейки матрицы 1 через открытые элементы И 24 на входы

ЦАП 6 поступают полученные в предыдущем режиме работы коды коррекции чувствительности элементов матрицы 1. В соответствии с этими кодами цифроаналоговым преобразователем 6 и суммирующим усилителем 7 осуществляется коррекция видеосигнала. При этом выходное напряжение равно где I(- коэффициент коррекции чувствительности ячейки, равП on ный ек

Таким образом предлагаемое выполнение логического блока 4 позволяет записать коды коррекции для всех элементов матрицы 1 не за один кадр, а за и кадров. При этом снижаются требования к быстродействию ЦАП 6 при неизменной синхронизации в двух режимах — записи стандартного фона и коррекции. В результате повышается скорость считывания изображения с матрицы 1 без срыва работы ЦАП.

Формула изобретения

Устройство для компенсации различий в чувствительности элементов матрицы фотоприемников, содержащее последовательно соединенные интегратор, вход которого подключен к выходу матрицы фотоприемников, суммирующий усилитель, компаратор, второй вход которого подключен к выходу источника опорного напряжения, логический блок и блок памяти, и-разрядный цифроаналоговый преобразователь, аналоговый вход которого подключен к выходу интегратора, а выход— к второму входу суммирующего усилителя, и синхрогенератор, первый выход

1571793

1О которого подключен к первому синхровходу матрицы фотоприемников и блока памяти, а второй выход подключен к второму синхровходу матрицы фотоприемников и блока памяти и входу сброса интегратора, причем выход суммирующего усилителя является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности работы устройства при повышении тактовой частоты, логический блок дополнительно имеет второй информационный вход, который подключен к .выходу блока памяти, синхровход, который подключен к второму выходу син» хрогенератора, вход запуска, второй информационный выход, который подключен к входу и-разрядного цифроаналогового преобразователя, и управляющий выход, который подключен к управляющему входу блока памяти, и выполнен из счетчика кадров, дешифратора с (n + 2)-мя выходами, триггера,. инвертора и и цепей, каждая из ко- 25 торых содержит последовательно соеди» ненные первый элемент ИЛИ, первый элемент И и второй элемент ИЛИ, а также второй элемент И, причем. счетный вход счетчика кадров является синхровходом логического блока, пер— вый вход триггера является входом запуска логического блока, выход триггера подключен к входу запуска счетчика и стробирующему входу дешифратора и является управляющим выходом логического блока, выходы счетчика кадров подключены к информационным входам дешифратора, первый выход дешифратора подключен через инвертор к второму входу второго элемента ИЛИ каждой из и цепей, каждый выход дешифратора со второго по (n+i) é подключен к первым входам первого элемента ИЛИ и второго элемента И соответствующей цепи, (n+2)-й выход дешифратора подключен к второму входу триггера, вторые входы первого элемента ИЛИ каждой из и цепей объединены и являются первым информационным входом логического блока, выходы второго элемента ИЛИ каждой из и цепей объединены в первую и- ðàçðÿäную информационную шину, которая является первым информационным выходом логического блока, выходы вторых элементов И каждой из п цепей объединены во вторую п-разрядную информационную шину, которая является вторым информационным выходом логического блока, соединенные вторые входы первого и второго элементов И каждой из п цепей объединены в третью п ðàçðÿäíóþ информационную шину, которая является вторым информационным входом логического блока.

1571793

12

17

Составитель Н.. Сорокопуд

Редактор Т.Парфенова Техред A.Кравчук Корректор М.Максимишинец

Заказ 1523 Тираж 538 Подписное

ВЯИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101