Устройство для цифровой обработки сигналов

 

Изобретение относится к радиотехнике и вычислительной технике и может быть использовано в многоканальных устройствах связи с цифровой отработкой сигналов. Цель изобретения - расширение функциональных возможностей за счет формирования сигналов с частотным уплотнением каналов. Поставленная цель достигается за счет того, что в состав устройства входят блок памяти 1, коммутатор 2, умножитель 3, накапливающий сумматор 4, блок 5 постоянной памяти, счетчик каналов 6, элемент ИЛИ 7, сумматор адреса 8, счетчик выборки 9, счетчик адреса 10, блок синхронизации 11, накапливающий сумматор 12, счетчик 13, сумматор адреса 14, блок 15 памяти адреса, элемент ИЛИ 16, счетчик 17 и коммутатор 18. 2 ил.

23 Al

СОЮЗ СОВЕТСНИК

СОЦИАЛИСТИЧЕСКИХ

1ЕС11УЬЛИК (191 (ill

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОЬЕЕТЕНИЯМ И ОТН1 ЬГИЯМ

ПРИ ГКНТ СССР (21) 4480505/24-24 (22) 05.09.88 (46) 30 ° 06.90. Бюл. Р 24 (71) Специальное конструкторско-технологическое бюро с агытным про- изводством при Белорусском гасударственном университете им.В.И.Ленина и

Белорусский гасударственный университет им. В.И,Ленина (72} А.Н,Карташевич, В.М.Приходько, А.А.Фомин и С.B.Ãèëåâcêèé (53) 681,32(088.8) (56) Авторское свидетельство СССР . 9 1145485, кл. Н 04 J 1/08, 1984.

Авторское свидетельство СССР

В 1401480, кл. G 06 F 15/353,1987. (gl)g G 06 F 15/332, Н 03 Н 17/06

2 (54) УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ ОБРАБОТ.

КИ СИГНАЛОВ (57) Изобретение относится к радио технике и вычислительной технике и может быть использована в многоканальных устройствах связи с цифровойй отработкой сигналов . Цель изобретения — расширение функциональных возможностей за счет формирования сигналов с частотным уплотнением каналов. Поставленная цель достигается за счет того, чта в состав устрой1575203 где X(n) ства входят блок 1 памяти, коммутатор 2, умножитель 3, накапливающий сумматор 4, блок 5 постоянной памяти, счетчик 6 каналов, элемент ИЛИ 7, сумматор 8 адреса, счетчик 9 выборки, счетчик 1О адреса, блок 11 синхроИзобретение относится к радиотехнике и вычислительной технике и мо- 5 жет быть использовано в многоканаль- . ных устройствах связи с цифровой обработкой сигналов.

Цель изобретения — расширение функциональных возможностей устройства 20 путем формирования сигналов с частотным уплотнением каналов.

На фиг.1 приведена структурная схема устройства частотного уплотнителя каналов; на фиг.2 — структурная 25 схема блока синхронизации, Устройство (фиг.1) содержит блок 1 памяти, коммутатор 2, умножитель 3, накапливающий сумматор 4, блок 5 постоянной памяти, счетчик 6 каналов, 30 элемент ИЛИ 7, сумматор 8 адреса, счетчик 9 выборки, счетчик 10 адреса, блок 11 синхронизации, накапливающий сумматор 12, счетчик 13, сумматор 14 адреса, блок 15 памяти адреса, элемент ИЛИ 16, счетчик 17 и коммутатор 18.

Блок синхронизации (фиг. 2) содержит элемент ИЛИ 19, триггер 20, эле- 40 менты И 21-23, элемент ИЛИ 24, триггер 25, элемент ИЛИ 26, дешифратор 27 шага, счетчик 28 шага, счетчик 29, формирователь 30, триггер 31, генератор 32 тактовых импульсов, элементы 45

ИЛИ 33-35, элемент И 36, счетчик 37, элемент И 38, элемент ИЛИ 39, элемент И 40, элемент ИЛИ 41, элементы И 42-45, элемент ИЛИ 46, формирователь 47, элемент ИЛИ 48. 50

Частотное уплотнение каналов происходит в четыре этапа.

На первом этапе выборка входного сигнала умножается на демодулирующую функцию вида 55

1Яи f Ðjf е где f, - граничная частота среза; частот» дискретизации. низации, накапливающий сумматор 12

У счетчик 13, сумматор 14 адреса, блок 15 памяти адреса, элемент

ИЛИ 16, счетчик 17 и коммутатор 18.

2 ил.

Затем производится БИХ-фильтрация квадратурных компонент в соответствии с выражением

U;(n) = b„U, (n-1) +Ь U (п — 2) +

+ S;,X;,(n) Х, (п) = U;(n)+a„; (n — 1) +

+ à U;(n -1), i = 1,М, где а,Ъ, — коэффициенты БИХ-фильтра;

S, — масштабирующий множиt тель;

Х (n) — текущее значение выбор1

Кие

На третьем этапе производится поьышение частоты дисретизации à L раз в соответствии с выражением к!а

У (п) = Н(Т. i+ k) X(n — 1), ;=а

j = О,?„ текущее значение выборкй;

H(L i + k) — коэффициент импульсной характеристики фильтра;

Y ° (n) — проинтерполированная

J выборка сигнала.

Затем производится модуляция текущей выборки путем умножения на мно-1 2 i (1 1) f ã /f q жители вида е и формирование суммарного сигнала путем суммирования полученных составляющих.

Устройство работает следующим об.разом.

По импульсу, приходящему на вход

ХЗ устройства, счетчик 13 и счетчик 9 выборки переходят в следующее состояние. Затем по импульсу сопро» вождения, поступающему на вход Х2 устройства, счетчик каналов переходит в следующее состояние и блок !1 синхронизации начинает генерировать управляющие .сигналы первого этапа обработки.. Ha âûõîäå У10 блока 11 синхронизации формируется управляю5

20 логично указанному.

55

5 157 щий код для коммутатора 2, в резуль-тате чего к выходу коммутатора подключается его вход, через который значение входной выборки с входа

Xl устройства поступает на вход умножителя 3, на другой вход которого поступает значение первой составляющей демодулирующей функции из первой половины блока 5 постоянной памяти.

Адрес для считывания первой составляющей функции формируется на входе блока 5 постоянной памяти счетчиком 13 (старшая часть) и сумматором 14 (младшая часть) ° Содержимое сумматора 14 складывается из текущего значения счетчика каналов и предыдущего содержимого адресного сумматора 14, которое поступает из блока 15 памя и адреса. Импульсом с выхода блока 11 синхронизации обнуляется накапливающий сумматор 4. Результат умножения входной выборки на значение первой сос тавляющей демодулирующей функции с выхода умножителя 3 зано сится в накапливающий сумматор 4.

Затем сигналом на выходе У8 блока 11 синхронизации выбирается вторая половина блока постоянной памяти и начикается обработка входной выборки первым каскадом БИХ-фильтра.

На вход умножителя 3 поступает значение коэффициента импульсной характеристики фильтра Ь . Адрес для считывания коэффициента импульсной характеристики фильтра формируется на входе блока 5 постоянной памяти счетчиком 17 (старшая часть) и счетчиком 10 адреса (младшая часть). На вход умножителя 3 через вход коммутатора 2 с выхода блока 1 памяти поступает значение сомножителя U,(n-2), результат умножения с выхода умножителя 3 заносится в накапливающий сумматор 4. Адрес для считывания U< (n-2) из блока 1 памяти формируется на адресном входе блока 1 памяти сумматором 8. Затем аналогично указанному из блока 1 памяти извлекается значение сомножителя U»(п-1) и поступает через вход коммутатора 2 на вход умножителя 3, на другой вход которого поступает значение коэффициента.импульсной характеристики фильтра Ь » °

Результат умнажения с выхода умножителя 3 заносится в накапливающий сумматор 4. На выходе накапливающего сумматора 4 формируется текущее значе-ние сомножителя U»(n-О), которое заносится в блок l памяти по адресу, 5203

6 сформированному на адресном входе . сумматором 8.

Затем из блока l памяти извлекается значение сомножителя U»(n-2) и поступает через вход коммутатора 2на вход умножителя 3, на другой вход которого поступает значение коэффициента импульсной характеристики фильтра а,. Результат умножения заносится в накапливающий сумматор 4. Аналогично указанному происходит умножение текущего значения сомножителя У»(n 1) на коэффициент импульсной характеристики фильтра а » . Произведение заносится в накапливающий сумматор 4.

В результате на выходе накапливающего сумматора 4 формируется отфильтрованное первым каскадом БИХ-фильтра значение первой составляющей входной выборки. Обработка последующими каскадами БИХ-фильтра происходит анаПосле обработки М-м каскадом

БИХ-фильтра отфильтрованное значение первой составляющей входной выборки заносится в блок 1 памяти по адресу, сформированному на адресном входе блока 1 памяти элементом ИЛИ 16.

Затем сигналом на YS выходе блока 11 синхронизации выбирается первая половика блока 5 постоянной памяти. На вход умножителя 3 поступает значение входной выборки, а на другой вход поступает значение второй составляющей демодулирующей функции с выхода блока 5 постоянной памяти.

Результат умножения с выхода умножителя 3 заносится в накапливающий сумматор 4. С выхода накапливающего сумматора 4 значение второй составляющей входной выборки поступает через вход коммутатора 2 на вход умножителя 3, а на другой вход которого поступает значение коэффициента им-. пульсной характеристики фильтра из второй половины блока постоянной памяти 5. Обработка второй составляющей входной выборки каскадами БИХфильтра происходит аналогично обработке первой составляющей. Затем по следующему импульсу сопровождения на входе Х2 устройства, счетчик 6 каналов переходит в следующее состояние.

Входная выборка по следующему каналу,. через вход коммутатора 2 поступает на вход умножителя 3 и в дальнейшем обрабатывается аналогично указанно" му, После обработки выборок по

L-каналам аналогично указанному сиг1575203 нал с выхода счетчика 6 каналов поступает на вход блока 11 синхронизации и устройство переходит к выполнению второго этапа обработки.

На втором этапе обработки из блока 1 памяти по адресам, сформированным на адресном входе блока 1 памяти сумматором 8, последовательно считываются три значения первой составля" ющей входной выборки по первому каналу, отфильтрованные каскадами БИХфильтра, Через вход коммутатора 2 они поступают на вход умножителя 3, на другой вход которого поступает значение коэффициента импульсной характеристики фильтра из блока 5.постоянной памяти. Адрес для считывания коэффициента импульсной характеристики фильтра Формируется на адресном входе блока 5 постоянной памяти счетчиком 10 адреса. Произведения заносятся в накапливающий сумматор 4. Затем с выхода накапливающего сумматора 4 проинтерполирован- 25 ная выборка поступает на вход умножителя 3, на другой вход которого поступает значение первой составляющей модулирующей функции из первой половины блока 5 постоянной памяти. С 30 выхода умножителя произведение заносится в накапливающий сумматор 12.

Затем аналогично указанному из блока 1 памяти последовательно считываются три значения второй составляющей входной выборки по первому каналу, отфильтрованной БИХ-фильтром по первому каналу, и через вход коммутатора 2 поступают на вход умножителя 3, на другой вход которого поступает значение коэффициента импульсной характеристики фильтра из блока 5 постоянной памяти. Прроизведения также заносятся в накапливающий сумматор 4, затем происходит умножение про-15 интерполированной выборки на значение второй составляющей модулирующей функции и заносится в накапливающий сумматор 12. Импульсами с выхода.УЗ блока 11 синхронизации через элемент

ИЛИ 7 переводится в следующее состояние счетчик каналов 6, и интерполяция выборок по следующему канала происходит аналогично указанному.

После обработки выборки по Q-каналу на выходе Yl устройства формиру55 ется первая выборка уплотненных каналов, сопровождаемая импульсов на

1 выходе У2 устройства. Импульс с выхо-. да счетчика 6 каналов через вход коммутатора 18 переводит счетчик 10 адреса в следующее состояние и интерполяция следующей выборки по всем каналам происходит аналогично укаэанному, После обработки L-выборок по Q-каналам импульс с выхода счетчика 10 адреса переводит устройство в режим ожидания до прихода следующего импульса на вход ХЗ устройства.

Блок синхронизации работает следующим образом.

Импульс сопровождения, поступающий с входа устройства Х2, через элемент ИЛИ !9 устанавливает триггер 20.

Уровень логической "1" триггера 20 через элемент И 21 формирует на выходе У10 блока синхронизации управляющий код для коммутатора 2, поступает на вход разрешения счетчика такта 28 и на второй вход дешифратора 27 такта, в результате чего дешифратор 27 такта формирует на своем первом выходе уровень логической ".1".

Затем по синхроимпульсу на первом выходе генератора 32 синхроимпульсов устанавливается второй триггер 25 и переходит в следующее состояние счетчик 28 такта. Через элементы

И 21, И 23 и ИЛИ 24 формируется новый управляющий код для коммутатора 2.

Фронтом импульса с выхода второго триггера 25 переходит в следующее состояние одноразрядный счетчик 29 и формирует через пятый элемент

ИЛИ 34 на выходе блока синхронизации сигнал выбора йоловины блока оперативной памяти и на выходе У8 сигнал выбора первой/второй составляющих де- . модулирующей функции иэ первой половины блока постоянной памяти. Выбор первой половины блока постоянной памяти осуществляется элементом ИЛИ 48.

На выход У9 блока синхронизации с третьего выхода генератора синхроимпульсов поступают импульсы записи в умножитель 3 и с выхода элемента И 42 на нулевом такте поступает импульс обнуления накапливающего сумматора 4.

С второго выхода генератора 32 синхрою пульсов через элемент 43 поступает на выход У9 импульсы записи в накапливающий сумматор 4.

После обработки М-каскадом БИХФильтра импульс на входе Х5 блока синхронизации сбрасывает первый триггер 20. Уровень логической "1" с инверсного выхода первого триггера 20, 75203

ЗО

55

15 через элемент И 22 формирует на выходе У5 блока синхронизации импульс для управления элементом ИЛИ 16 и через элемент ИЛИ 46 формирует на выходе У6 блока синхронизации сигнал записи в блок 1 памяти, который через элемент И 43 блокирует на выходе У9 синхронизации импульсы записи в накагливающий сумматор 4 и через элементы И 40 и ИЛИ 39 пропускает с первого выхода генератора 32 синхроимпульсов один импульс на выход У4 блока синхронизации, который переводит второй счетчик !7 в следующее состояние. Этот же синхронизатор сбрасывает второй триггер 25. фронтом сигнала с выхода второго триггера 25 переводится в следующее состояние одноразрядный счетчик 29, в результате чего через элемент

ИЛИ 34 сигналом с выхода одноразрядного счетчика 29 выбирает на выходе У6 блока синхронизации вторую половину блока 1 памяти и на выходе YS блока синхронизации вторую составляющую демодулирующей функции для блока 5 постоянной памяти и через формирователь 30 формируе-. короткий импульс, который устанавливает первый триггер 20. Во время обработки второй составляющей входной выборки блок син хронизации работает аналогично указанному. Затем следующий импульс сопровождения поступает на вход Х2 блока синхронизации и указанная последовательность действий повторяется для выборки по следующему каналу.

После обработки -канала сигнал входа Х4 блока синхронизации поступает на вход формирователя 47, который формирует короткий импульс, устанавливающий третий триггер 3), и блок синхронизации переходит по второму этапу обработки. Уровень логической

"1" с выхода третьего триггера 31 поступает на вход разрешения трехраз рядного счетчика 37, через выход У5 блока синхронизации переводит в следующее состояние счетчик 10 адреса, на выходе У8 и через элемент ИЛИ 33, на выходе Уб блока синхронизации определяет режим второго этапа обработки для блоков 5 к 1 памяти соответственно.

С первого выхоца генератора 32 синхроимпульсов синхроимпульсы поступают на вход трехразрядного счетчика 37 и второй вход элемента И 40.

С четвертого выхода трехразрядного счетчика 37 на выход УЗ блока синх-, ронизации поступают тактовые импульсы для счетчика 6 каналов. С вы-, хода элемента И 40 на выход У4 блока синхронизации поступают тактовые имгульсы для второго счетчика 17. Элементы И 35 и ИЛИ 36 служат для выделения первого и последнего тактов трехразрядного счетчика 37. По первому такту счетчика 37 через элементы

И 38, 42 и ИЛИ 41 формируется на выходе У9 блока синхронизации импульс обнуления накапливающего сумматора 4, го последнему такту счетчика 37 через элемент ИЛИ 4 3 на выходе У8 блока синхронизации формируется сигнал выбора первой половины блока 5 постоянной памяти. Через элемент И 44 на выходе У7 блока синхронизации формируется чмпульc записи в накагливающий сумматор 12 ичepeз элемент ИЛИ 39 блокируется прохождение синхроимпульсов для второго счетчика 17 на выход

У4 блока синхронизации. Импульс с четвертого трехразрядного счетчика 37 через выход УЗ блока синхронизации переводит в следующее состояние счетчик 6 каналов и второй этап обработки повторяется для следующего канала аналогично указанному. После обработки выборок no Q-каналу импульс, сформированный формирователем 47 из сигнала на входе Х4 блока синхронизации, формирует через элемент И 45 на выходе У7 блока синхронизации импульс сопровождения первой уплотненной точки по всем каналам ко. торой является одновременно импульсом обнуления накапливающего сумматора 12. При формировании последующих уплотненных точек блок синхронизации функционирует аналогично указанному.

После получения L-точки по всем. каналам импульсом с входа Х5 сбрасывается третий триггер 31 и блок синхронизации переходит в режим ожидания до прихода следующего импульса сопровождения на вход Х2 блока синхронизации, Формула изобретения

Устройство для цифровой обработки сигналов „содер;кащее блок памяти, .блок постоянной памяти, умножитель, первый накапливающий сумматор, первый элемент ИЛИ, первый сумматор адреса, счетчик канала, счетчик выборки, /5203 12

l1

15 счетчик адреса и блок синхронизации, первый выход которого подключен к пер. вому входу первого элемента ИЛИ, выход которого подключен к счетному входу счетчика каналов, информационный выход которого подключен к пер«вому адресному входу блока памяти, второй адресный вход которого под» . .включен к выходу первого сумматора адреса, первый вход которого подключен к информационному выходу счетчика выборки„ счетный вход которого подключен к тактовому входу устройства, входом запуска которого являются соединенные между собой второй вход первого элемента ИЛИ и вход запуска блока синхронизации, второй выход которого подключен к тактовому входу первого накапливающего сумматора и входу синхронизации умножителя первого накапливающего сумматора, выход которого подключен к информационному входу блока памяти, третий выход блока синхронизации подключен к счетному входу счетчика адреса, информационный выход которого подклю,чен к первому адресному входу блока постоянной памяти, выход переполнения счетчика адреса подключен к входу останова блока синхронизации, четвертый выход которого подключен к входу управления считыванием блока постоянной памяти, выход которого подключен к .первому информационному входу умножителя, о т л и ч а ю— щ е е с я тем, что, с целью расширения функциональных возможностей за о счет формирования сигналов с частотным уплотнением каналов, в него введены второй накапливающий сумматор, второй элемент ИЛИ, второй сумматор адреса, первый и второй счетчики,первый и второй коммутаторы и блок памяти адреса, выход которого подключен к первому входу второго сумматора адреса, выход которого подключен к информационному входу блока памяти адреса и второму адресному входу блока постоянной памяти, третий адресный вход которого подключен к информационному выходу первого счетчика, счет10

45 ныи вход которого подключен к тактовому входу устройства, информационный вход которого подключен к перво- . му информационному входу первого ком. мутатора, выход которого подключен к информационному входу второго накапливающего сумматора, выход которого является информационным выходом устройства, выход окончания вычислений которого соединен с тактовым входом второго накапливающего сумматора и подключен к пятому выходу блока син1 хронизации, шестой выход которого подключен к управляющему входу первого коммутатора, второй и третий информационные входы которого подключены к выходам соответственно блока памяти и первого накапливающего сумматора, информационный выход счетчика канала подключен к второму входу второго сумматора адреса и адресному входу блока памяти адреса, вход управления записью считыванием которого подключен к четвертому выходу блока синхронизации, седьмой выход которого подключен к счетному входу второго счетчика,,первый информационный выход которого подключен к первому информационному входу второго коммутатора, выход которого подключен к установочному входу счетчика адреса, выход младшего разряда которого подключен к первому входу второго элемента ИЛИ, выход которого подключен к входу управления записью-считыванием блока памяти, второй информационный выход счетчика подключен к втоРому входу первоГо сумматора адреса и четвертому адресному входу блока постоянной памяти, выход переполнения счетчика каналов подключен к управляющему входу второго коммутатора и входу выбора режима блока синхронизации, третий выход которого подключен к второму информационному входу второго коммутатора и второму .входу второго элемента ИЛИ, а третий вход второго сумматора адреса является входом задания логической единицы устрой"тва.

1575203

Составитель А.Баранов

Техред М.Ходанич Корректор А.Обручар

Редактор С.Лисина

Заказ 1786

Подписное

Тираж 571

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С СР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно †издательск комбинат "Патент", г. Ужгород, ул, Гагарина, 101