Цифровой умножитель частоты следования импульсов

 

Изобретение относится к радиотехнике и связи и может быть использовано в вычислительной технике. Целью изобретения является повышение стабильности частоты выходного сигнала при резких изменениях частоты входного сигнала. Цифровой умножитель частоты следования импульсов содержит генератор 1 опорной частоты, делитель 2 частоты, первый счетчик 3, первый регистр 4, второй счетчик 5, первый дешифратор 6, первый формирователь 7 импульсов, первый элемент И 8, второй дешифратор 9, третий счетчик 10, схему 11 сравнения кодов, второй регистр 12, триггер 13, второй элемент И 14, элемент ИЛИ 15, второй формирователь 16 импульсов, блок 17 оперативного запоминания и коммутатор 18. Блок 17 оперативного запоминания содержит первый и второй D-триггеры. При отклонении частоты входного сигнала за пределы частотного диапазона цифрового умножителя частоты блок 17 оперативного запоминания обеспечивает режим формирования выходного сигнала на границе частотного диапазона, что позволяет повысить стабильность частоты выходного сигнала при разнице изменения и частоты входного сигнала. 2 ил.

„„SU„„1580521

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А2

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfTHQM

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, Н А STQPCKOMY СВИДЕТЕЛЬСТВУ. (61) 1 226604 (21) 4353913/24-09 (22) 04.01.88 (46) 23.07.90. Бил . Р 27 (72) Ю.Н,Цыбин (53) 621.374.4 (088.8) (56) Авторское свидетельство СССР

Р 1226604, кл. Н 03 В 19/00, 13.06.84. (54) ЦИФРОВОЙ УМНОЖИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ (57) Изобретение относится к радиотехнике и связи и может быть использовано в вычислительной технике.

Целью изобретения является повышение стабильности частоты выходного сигнала при резких изменениях частоты входного сигнала. Цифровой умножитель частоты следования импульсов содержит генератор 1 опорной частоты, 1 (51)5 Н 03 В 19/00 Н 03 К 5/156

2 делитель 2 частоты, первый счетчик

3, первый регистр 4, второй счетчик

5, первый дешифратор 6, первый формирователь 7 импульсов, первый элемент И 8, второй дешифратор 9, третий счетчик 10, схему 11 сравнения кодов, второй регистр 12, триггер 13, второй элемент И 14, элемент ИЛИ 15, второй формирователь 16 импульсов, блок 17 оперативного запоминания и коммутатор 18. Блок 17 оперативного запоминания содержит первый и второй

D-триггеры. При отклонении частоты входного сигнала за пределы частотного диапазона цифрового умножителя частоты блок 17 оперативного запоминания обеспечивает режим формирования выходного сигнала на границе частотного диапазона, что позволяет повысить стабильность частоты выходного сигнала при разнице изменения и частоты входного сигнала. 2 ил.

1580521

Изобретение относится к радиотехнике и связи, может быть использовано в вычислительной технике и является усовершенствованием устройства по основному авт. св. 9 1226604.

Целью изобретения является повышение стабильности частоты выходного сигнала при резких изменениях частоты входного сигнала. 10

На фиг. 1 представлена структур, :ная электрическая схема цифрового !, умножителя частоты следования импуль-!, сов; на фиг. 2 — структурная элект,рическая схема блока оперативного

1 запоминания.

Цифровой умножитель частоты следования импульсов содержит генератор 1 опорной частоты, делитель 2 частоты, первый счетчик 3, первый регистр 4, второй счетчик 5, первый дешифратор

6, первый формирователь 7 импульсов, первый элемент И 8, второй дешифратор 9, третий счетчик 10, схему 11 сравнения кодов, второй регистр 12, 25 триггер 13, второй элемент И 14, элемент ИЛИ 15, второй формирователь 16 импульсов, блок 17 оперативного запоминания и коммутатор 18. Блок 17 оперативного запоминания содержит первый

19 и второй 20 D-триггеры.

Цифровой умножитель частоты следования импульсов работает следующим образом.

На входную шину поступает периодический входной сигнал, .из которого вторым формирователем 16 формируются короткие управляющие импульсы, обеспечивающие синхронизацию работы делителя 2, первого 3 и третьего 10 счетчиков, первого 4 и второго 12

40 регистров и блока 17. По переднему фронту каждого управляющего импульса в первый 4 .и второй 12 регистры записываются коды первого счетчика 3

45 и делителя 2 соответственно, При этом делитель 2, первый 3 и третий 10 счетчики и блок 17 устанавливаются в нулевое состояние. В первом счетчике

3 формируется код, пропорциональный периоду входного сигнала, обеспечи50 ваемый счетом импульсов с выхода делителя 2. При уровне логического нуля на выходе блока 17 инверсное значение кода с разрядных выходов первого регистра 4 через коммутатор 18 поступает на разрядные входы второго счетчика 5. Во второй счетчик 5 в этом случае записывается инверсное значение кода предыдущего периода преобразуемой частоты. Записанный код дополняется до состояния логических единиц во всех разрядах второго счетчика 5 в результате прямого счета импульсов генератора 1, поступающих через второй элемент И 14 на счетный вход второго счетчика 5, при достижении состояния логических единиц на разрядных выходах которого первый дешифратор 6 формирует сигнал запуска первого формирователя 7, устанавливая последний в состояние логической единицы. Этот сигнал поступает на первый вход первого элемента И 8, на второй вход которого логическая единица поступает с выхода второго дешифратора 9. На третий вход первого элемента И 8 логическая единица поступает с инверсного выхода генератора

1. Второй счетчик 5 изменяет. свое состояние по заднему фронту импульсов с,прямого выхода генератора 1. Таким образом с выхода первого элемента И

8 уровень логической единицы через элемент ИЛИ 15 поступает на вход записи второго счетчика 5, в который записывается инверсное значение кода первого регистра 4. После этого управляющий потенциал с первого входа первого формирователя 7 (с выхода первого дешифратора 6) исчезает. Длительность его равна времени распространения сигнала по указанному кольцу. При этом по переднему фронту очередного импульса с прямого выхода генератора

1 первый формирователь 7 устанавливается в исходное состояние, т.е. запрещает дальнейшее прохождение импульсов с инверсного выхода генератора 1 через первый элемент И 8, а на выходную шину цифрового умножителя частоты следования импульсов поступает импульс с выхода элемента ИЛИ 15, равный по длительности импульсу ло.— гической единицы с инверсного выхода генератора 1. Далее процесс продолжается.

Так как на первый счетчик 3 поступает сигнал (с выхода делителя 2) с частотой в п раз меньшей, чем частота сигнала на выходе генератора 1, то на выходе элемента ИЛИ 15 формируется импульсный сигнал, период которого a n раэ меньше периода входного сигнала. По окончании периода входного сигнала в делителе 2 формируется код, пропорциональный ошибке

158052 f

Т„ p (г" - 1)Т,N, где n — разрядность первого счетчика 3;

Т вЂ” период сигнала на выходе гео 40 нератора 1, то первый счетчик 3 переполняется и . перепад напряжения из "1" в "0" старшего разряда устанавливает в единичное состояние первый 19 и второй 20 D-триггеры блока 17. При этом первый регистр 4 и третий счетчик

10 устанавливаются в нулевое состояние, а через коммутатор 18 на разрядные входы второго счетчика 5 поступает нулевой код с прямых разрядных выходов первого регистра 4. В этом случае на выходе элемента ИЛИ 15 формируется периодическая последовательHocTh импульсов с минимальнон IBcTQ» 55 той следования. Если в некотором периоде Т входного сигнала отсутствух ет переполнение первого счетчика 3, то по переднему фронту импульса, соотизмерения периода входного сигнала.

Этот код записывается во второй регистр 12.. Третий счетчик 10 считает импульсы с выхода первого элемента

И 8. На выходе схемы 11 сравнения формируется короткий импульс в момент совпадения значений К"ro и первого, или (К-1)-ro и второго, или (К-2)-ro и третьего и т.д. разрядов второго регистра 12 и третьего счетчика 10 соответственно. Этот импульс устанав ливает триггер 13 в нулевое состояние, запрещая прохождение одного импульса через второй элемент И 14 на счетный вход второго счетчика 5.

По заднему фронту указанного импульса с прямого выхода генератора 1 триггер 13 устанавливается в единичное состояние. Количество корректируемых периодов выходного сигнала пропорционально величине кода, хранящегося во втором регистре 12, т.е. погрешности измерения периода вход-. ного сигнала. Второй дешифратор 9 запрещает прохождение N-ro импульса на выход цифрового умножителя частоты следования импульсов через первый элемент И 8 и элемент ИЛИ 15. В качестве N-го импульса на выход элемента ИЛИ 15 проходит очередной импульс с выхода второго формирователя

16. Если длительность Т„ периода входного сигнала

10 г5

35 ветствующего окончанию данного периода входного сигнала, второй D-триггер 20 блока 17 устанавливается в исходное состояние (так как по предыдущему импульсу первый D-триггер 19 установится в "0"). При этом цифровой умножитель частоты следования импульсов переходит в режим линейного преобразования частоты. При необходимости прерывать формирование выходного сигнала при условии (1) третий счетчик 10 по сигналу с выхода блока

17 должен устанавливаться в 1... 1, Если (2) Т„(Т И, но ст ь частоты выход ног о сигнала при изменениях частоты входного сигнала за пределами частотного диапазона цифрового умножителя частоты следования импульсов.

Формула изобретения

1. Цифровой умножитель частоты следования импульсов по авт. св.

У 1226604, отличающийся тем, что, с целью повышения стабильности частоты выходного сигнала при резких изменениях частоты входного сигнала, введен блок оперативного запоминания, причем разрядные выходы первого регистра подключены к разрядным входам второго счетчика через введенный комМутатор, генератор опорной частоты выполнен в виде генератора с прямым и инверсным выходами, причем инверсный выход генератора опорной частоты соединен с третьим входом первого элемента И, первый формирователь импульсов выполнен в виде триггера, второй установочный то первый счетчик 3 все время находится в нулевом состоянии..При этом блок 17 также находится в нулевом состоянии. Следовательно, во второй счетчик 5 все время записывается число 1...1. Первый дешифратор 6 постоянно поддерживает первый формирователь 7 s единичном состоянии, частота сигнала на выходе элемента ИЛИ 15 равна частоте сигнала на выходе генератора 1. При этом второй дешифратор

9 не срабатывает, так как третий счетчик 10 не досчитывает до числа N — 1.

3а счет введения блока 17 оперативного запоминания повышается стабиль1580521

Составитель, Ю.Максимов

Техред Л. Сердюкова Корректор О.Ципле

Редактор И.Шмакова

Заказ 2021 Тираж 657 Подписное

Р"ИИПИ Государственного комитета по изобретениям и открытиям прн ГКНТ СССР

11303 5, Москва, Ж-35, Раушская наб., д. 4/5 .

Производственно-издательский комбинат "11атент", г.Ужгород, ул. Гагарина,101

I вход которого соединен с прямым выходом генератора опорной частоты, выход

Второго формирователя импульсов соединен с первым входом блока оператив5

Ного запоминания, выход которого соединен с управляющим входом коммутатора, с установочным входом первого регистра и с дополнительным установочным входом третьего счетчика, выход старшего разряда первого счетчика соеинеи с вторым входом блока оператив-. ого запоминания.

2. Умножитель по и. 1, о т л ич а ю шийся тем, что блок опера- 15 тинного запоминания содержит первый и второй D-триггеры, причем D-вход первого D-триггера подключен к шине логической единицы, прямой выход первого D-триггера соединен с D- u Sвходами второго D-триггера, прямой выход которого является выходом блока оперативного запоминания, R-вход пер, вого D-триггера соединен с С-входом второго D-триггера и является первым входом блока оперативного запоминания, С-вход первого D-триггера является вторым входом блока оперативного запоминания.