Цифровая управляемая линия задержки

 

Изобретение относится к радиотехнике и может быть использовано в измерительной технике для регулирования времени задержки импульсных последовательностей. Целью изобретения является увеличение диапазона времени задержки. Цифровая управляемая линия задержки содержит блок 1 управления, генератор 2 опорных импульсов, элементы И 3 - 8, инверторы 9 и 10, триггеры 11 - 16, формирователи 17 - 20 импульсов по переднему фронту, делители 21 - 24 частоты, элемент ИЛИ 25. Поставленная цель достигается введением делителей 23 и 24 частоты, триггеров 14, 15 и 16, формирователей 19 и 20, элементов И 5, 6, 7 и 8, элемента ИЛИ 25, инверторов 9 и 10 и функциональной связью их с элементами устройства. Цифровая управляемая линия задержки позволяет формировать задержку периодических последовательностей импульсов на время, в два раза большее периода следования импульсов. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

0% (11) 3 А1 (51) 5 H 03 Н 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И О. ВСКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4182571/24-09 (22) 19.01.87 (46) 07.08.90. Бюл. 11! 29 (72) И.Г.Дорух, А.П.Дорух, А.В.Маргелов и Ю.И.Сакович (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1223343, кл. Н 03 Н 11/20, 1984. (54) ЦИФРОВАЯ УПРАВЛЯЕМАЯ ЛИНИЯ ЗАДЕРЖКИ (57) Изобретение относится к радиотехнике и может быть использовано в измерительной технике для регулирования времени задержки импульсных по-! следовательностей. Целью изобретения является увеличение диапазона времени задержки. Цифровая управляемая линия задержки содержит блок 1 управления, генератор 2 опорных импульсов, элементы И 3-8, инверторы 9 и 10, триггеры 11-16, формирователи 17-20 импульсов по переднему фронту, делители

21-24 частоты, элемент ИЛИ 25. Поставленная цель достигается введением делителей 23 и 24 частоты, тригге.ров 14, 15 и 16, формирователей 19 и 20, элементов И 5,6,7 и 8, элемента ИЛИ .25, инверторов 9 и 10 и функциональной связью их с элементами устройства. Цифровая управляемая линия задержки позволяет формировать задержку периодических последовательностей импульсов на время, в два раза g большее периода следования импульсов.

1 ил.

1584083

Изобретение относится к радиотехнике и может быть использовано в устройствах измерительной техники для ре" ! гулирования времени задержки импульс- 5

Ных последовательностей.

Целью изобретения является увеличение диапазона времени задержки, На чертеже приведена Аункциональная электрическая схема предлагаемой 1р цифровой управляемой линии задержки.

Цифровая управляемая линия задержки содержит блок 1 управления, гене атор 2 опорных импульсов, шесть элеентов И 3-8, два инвертора 9 и 10, есть триггеров 11-16, четыре Формирователя 17-20 импульсов по переднему фронту, четыре делителя 21-24

Частоты и элемент ИЛИ 25.

ЦиАровая управляемая линия задерж- gp ки работает следующим образом.

В исходном состоянии напряжение на первых выходах всех триггеров 1116 соответствует логическому "0", а на вторых выходах соответствует логи- 25 ческой "1". В это состояние триггеры 11-16 устанавливаются подачей уста«новочных импульсов на входы "Установka 0". Третий элемент И 5 открыт по второму входу разрешающим напряжением 3р

С второго выхода второго триггера 12, четвертый элемент И 6 закрыт по второму входу запрещающим напряжением первого выхода второго, триггера 12.

11ервый 3, второй 4, пятый 7 и шестой

8 элементы И закрыты по вторым входам

Запрещающими напряжениями, постуПающими с первых выходов соответственно первого 11, второй 12, четвертого 14 и пятого 15 триггеров. 40

Входная последовательность импульсов, поступающая на вход цифровой управляемой линии задержки, поступает

Через третий элемент И 5 на тактовый вход первого триггера 11 и на вход .-45 инвертора 9. По переднему фронту входного импульса триггер 11 переключает я, вследствие чего напряжение на его первом выходе изменяется с логического "0" на логическую "1"., первый эле- 5О мент И 3 открывается по второму входу, на выходе первого Аормирователя

17 импульсов по переднему Фронту формируется короткий импульс, который поступает на вход записи пеРвого делигеля 21 частоты, в результате чего в регистр делителя 21 частоты записыВается число из блока 1 управления, соответствующее установленному в бло.ке управления времени задержки, и одновременно с генератора 2 опорных импульсов через первый элемент И 3 на вьиитающий вход делителя 21 частоты поступают импульсы опорной частоты, считывая записанное в его регистр число ° При обнулении регистра делителя 2 1 частоты на его выходе формируется импульс, который возвращает первый триггер 11 в исходное состояние, а третий триггер 13 переключается из состояния "0" в состояние "1". Первый элемент И 3 закрывается по второму входу и импульсы генератора 2 импульсов перестают поступать на вьиитающий вход делителя 21 частоты, а на первом выходе третьего триггера 13 формируется передний фронт задержанного входного импульса.

Инвертированный инвертором 9 входной сигнал задним Аронтом импульса переключает второй триггер 12, вследствие чего напряжение на его первом выходе изменяется с логического "0" на логическую "1", а на втором выходе — с логической "1" на логический

1I 11

0 ° В результате третий элемент И 5 по второму входу закрывается, а вто.рой 4 и четвертыи 6 элементы И открываются. На выходе второго формирователя 18 импульсов по переднему фронту под действием переднего фронта сигнала с первого выхода. триггера 12 формируется короткий импульс, который поступает на вход записи второго де.=.-лителя 22 частоты, в результате чего в регистр делителя 22 частоты записывается число.из блока 1 управления.

Одновременно с генератора 2 опорных импульсов через второй элемент И

4 на вычитающий вход делителя 22 частоты поступают импульсы опорной частоты,. считывая записанное в его регистр число. Ппи обнулении регистра ,делителя 22 частоты на его выходе формируется импульс, который возвращает второй 12 и третий 13 триггеры в исходное состояние. Второй элемент

И 4 закрывается по второму входу и импульсы генератора 2 опорной частоты перестают поступать на вычитающий вход второго делителя 22 частоты, а на выходе третьего триггера 13 формируется задний фронт задержанного входного импульса.

С каждым новым входным импульсом описанный процесс повторяется.

5 158

Если к моменту поступления на вход цифровой управляемой линии задержки очередного импульса задержка предыдущего импульса еще не завершена, то, поскольку второй триггер 12 находится в состоянии, противоположном исходному, при котором третий элемент

И 5 закрыт по второму входу, а четвертый элемент И 6 открыт по второму входу, входной импульс через четвертый элемент И 6 проходит на тактовый вход четвертого триггера 14 и на вход второго инвертора 10. Формирование задержки этого импульса производится второй частью цифровой управляемой линии задержки, содержащей четвертый

6, пятый 7 и шестой 8 элементы И, второй инвертор 10, четвертый 14, пятый 15 и шестой 16 триггеры, формирователи 19 и 20 импульсов по переднему фронту, третий 23 и четвертый 24 делители частоты, работа которой происходит также, как первой частью схемы, формирующей временную задержку предыдущего импульса. На первом выходе третьего триггера 16 в. этом случае формируется второй задержанный импульс.

Задержанные первый и второй входные импульсы поступают соответственно на первый и второй входы элемента ИЛИ 25, на выходе которого формируется задержанная входная последовательность импульсов, причем- цифровая управляемая линия задержки позволяет формировать задержку периодических последовательностей импульсов на время в два раза большее периода следования импульсов.

Таким образом конструктивные особенности предлагаемой цифровой управляемой линии задержки позволяют увеличить диапазон времени задержки в два раза. Длительность выходных импульсов при этом равна длительности входных импульсов.

Формула изобретения

Цифровая управляемая линия задержки, содержащая генератор опорных импульсов, выход которого соединен с первыми входами первого и второго элементов И, выходы которых подключены к вычитающим входам соответственно первого и второго делителей частоты, выходы первого и второго делителей частоты соединены с установочными

4083

55 входами соответственно первого и второго триггеров, тактовый вход первого триггера соединен с входом первого инвертора, выход которого соединен.с тактовым входом второго триггера, выход первого триггера подключен к второму входу первого элемента И и входу первого формирователя импульсов по .переднему фронту, выход которого соединен с входом записи первого делителя частоты, выход которого подключен к первому входу третьего триггера, первый выход второго триггера подключен к второму нходу второго, элемента И и входу второго формирователя импульсов па переднему фронту, выход которого соединен с входом записи второго делителя частоты, выход которого подключен к второму входу третьего триггера, одноименные информационные входы первого и второго делителей частоты подключены к соответствующим выходам блока управления, о тл и ч а ю щ а я с я тем, что, с целью увеличения диапазона времени задержки, в нее введены третий и четвертый делители частоты, четвертый, пятый и шестой триггеры, третий и четвертый формирователи импульсов попереднему фронту, третий, четвертый, пятый и шестой элементы И, элемент

ИЛИ и второй инвертор, причем первые входы третьего и четвертого элементов

И соединены и являются входом цифровой управляемой линии задержки, второй вход третьего элемента И подключен к второму выходу второго триггера, первый выход которого соединен с вторым входом четвертого элемента И, выход которого соединен с тактОвым входом четвертого триггера и через второй инвертор с тактовым входом пятого триггера, выход генератора опорных импульсов подключен к первым входам пятого и шестого элементов И, выходы которых подключены к вычитающим входам соответственно третьего и четвертого делителей частоты, выходы третьего и четвертого делителей частоты соединены с установочными входами соответственно четвертого и пятого триггеров, выход четвертого триггера подключен к второму входу пятого элемента И и входу третьего формирователя импульсов по переднему фронту, выход которого соединен с входом записи третьего делителя частоты,. выход которого подключен к пер1584083

Составитель 1ц.Медведев

Редактор М.Бланар Техред Л,,Сердюкова .Корректор Н.Король

Тираж 657

Заказ 2263

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Ужгород, ул. Гагарина, 101 вому входу шестого триггера, выход кОторого соединен с первым входом элемента ИЛИ, выход пятого триггера подкпючен к второму входу шестого элемента И и входу четвертого формирова5 теля импульсов по переднему фронту, выход которого соединен с входом записи четвертого делителя частоты, выход которого подключен к второму входу шестого триггера, к второму входу элемента ИЛИ, выход которого является выходом цифровой управляемой линии задержки, подключен выход третьего триггера, одноименнные информационные входы третьего и четвертого делителей частоты объединены и подключены к соответствующим выходам блока управления.