Анализатор сигнала тактовой синхронизации

 

Изобретение относится к технике передачи дискретной информации по каналам радиосвязи и электросвязи. Цель изобретения - повышение точности измерения характеристических моментов при наличии сдвига несущей частоты относительно номинальной частоты. Анализатор содержит преобразователь 1 Гильберта, интеграторы 2 и 3, блок управления 4, перемножители 5 - 8, блоки усреднения 9 и 10, инвертор 11, сумматоры 12 - 14, интегрирующие усилители 15 и 16, ключи 17 и 18 сброса, ключи 19 и 20 передачи, квадраторы 21 и 22, блок сравнения 23 и блок памяти 24 номера отсчета. Цель достигается за счет обеспечения формирования сигнала тактовой частоты, фаза которого подстроена под характеристические моменты анализируемого многочастотного сигнала. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

COIAHAllHCTPHECHHX

РЕСПУБЛИК

„„SU„„15 7 5 (51)5 Н 04 L 7/02

ОПИОАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕП.:КИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4407145/24-09 (22) 11.04.88 (46) 23.08.90. Бюл. 31 (72) А.В.Белоус и Е.Н.Маслов (53) 621,394.662(088.8) (56) Авторское свидетельство СССР

И 649147, . Í 04 L 7/02, 1977.

2 (54) АНАЛИЗАТОР СИГНАЛА ТАКТОВОЙ

СИНХРОНИЗАЦИИ (57) Изобретение относится к технике передачи дискретной информации по каналам радиосвязи и электросвязи.

Цель изобретения — повышение точности

1587656 где а„, g „„

М

Выражение ющему: (2) S „(t) = х (t) cos 57,t — x(t)sing t. (3) измерения характеристических моментов при наличии. сдвига несущей частоты относительно номинальной частоты.

Анализатор содержит преобразователь

1 Гильберта, интеграторы 2 и 3„ блок

5 управления 4, перемножители 5-8, блоки усреднения 9 и 10, инвертор 11, сумматоры 12-14, интегрирующие усилители 15 и 16, ключи 17 и 18 сброса, Изобретение относится к технике

", передачи дискретной информации по

1, каналам радио и электросвязи и может

,быть использовано в многоканальных, модемах передачи дискретной информа-! ции с ортогональными сигналами.

Целью изобретения является повышение точности измерения характеристи1 ческих- моментов при наличии сдвига

1 несущей частоты относительно номи- 25 нальной частоты.

На фиг. 1 приведена структурная электрическая схема анализатора сигнала тактовой синхронизации, на фиг. 2 - блок управления.

Анализатор сигнала тактовой синхронизации .содержит преобразователь

Гильберта 1, интегратор 2, дополнительный интегратор 3, блок 4 управления, первый, второй, третий и четвертый перемножители 5 — 8, блок 9 усреднения, дополнительный блок 10 усреднения, инвертор 11, первый, второй и третий сумматоры 12 — 14, первый и второй интегрирующие усилители 40

15 и 16, первый и второй ключи 17 и 18 сброса, первый и второй ключи

19 и 20 передачи, квадратор 21, до" полнительный квадратор 22, блок 23 сравнения и блок 24 памяти номера 4 отсчета, причем в состав блока 9 усреднения входят интеграторы 25 25 д и сумматор 26, а в дополнительный блок 10 усреднения входят интеграторы 271-27> и сумматор 28, а блок

4 управления содержит опорный генератор 29, первый, второй и третйй делители 30 - 32 частоты, первый кольцевой регистр 33, формирователь

34 сигнала считывания, формирова- тель 35 сигнала управления ключами сброса, формирователь 36 сигнала сброса, второй кольцевой регистр 37, блок 38 первоначальной записи "1", ключи 19 и 20 передачи, квадраторы

21 и 22, блок сравнения 23 и блок

24 памяти 24 номера отсчета. Цель достигается за счет обеспечения формирования сигнала тактовой частоты, фаза которого подстроена под характеристические моменты анализируемого многочастотного сигнала. 1 з.п. ф-лы, 2 ил. блок 39 формирования импульсов, дешифратор 40, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 41, блок 42 установки, первый и второй коммутаторы 43 и 44.

Рассмотрим алгоритм работы анализатора сигнала тактовой синхрониза" ции. Передаваемый сигнал на интервале посылки имеет вид

- информа ционные амплитуда и фаза сигнала в подканале; значение частоты подканала; начальная фаза сигнала; сдвиг частоты;

- число подканалов. (1) эквивалентно следуS (t) = x(t) cos Q,t + х, (t) sin%2,t;

x(t) = à sin(u t +,„+ );

Tll м х „(t) - a cos(Q t + (" +

N-I

+p ).

Сигнал S „(t) на выходе преобразователя Гильберта определяется формулой

При выполняющемся условии взаимной ортогональности подканальных сигналов на интервале Т групповой сигнал в отсутствие сдвига частоты

15876

1Г

x(t) x(t ) у

x„(t) = х (t — Т ).

2 (х -х ) ,г 1-1, Г

2 х )-ь ) (4) S ° + S ° + Я.

+ Я ° г

-L,r

Условие (4) положено в основу алгоритма оценки параметров сигнала.

Имея в виду цифровуюобработку сигналов,обозначим котельниковские отсчеты гроцессов: х, = x(t;); x х, (t ) s; = s(t,); s, = s„(t;). .20

+ Б;, Б „ ) сов Ы +

Полагаем, что в анализаторе обработке подвергаются отсчеты

Ъ

= S; + n, где n, — отсчеты гауссовской помехи с заданной дисперсией, 25 и соответственно; „= S; „+ п; г.

Считая, что оценке подлежат два параметра сигнала: сдвиг частоты Qс несущей относительно номинала и сдвиг характеристического момента 7 30 (границы между соседними посылками), измеряемый относительно некоторого момента периодического сигнала тактовой частоты, формируемого в анализаторе, алгоритм определения оценок " и 52 запишем в виде с в- ь)((е)

atg I iltl х ((х .

Ф

,Л, = та,КЕ,1,(, + (х — х+ ) ), 1,Г 1-3,»

В формуле (9) для относительного

40 сдвига в условиях воздействия помех сохранено прежнее обозначение О(Так как Е(М„ Я ) непрерывно по (х,, то oL (Я) можно определить из услоI .вия f (cC, Q) = О (характер экстрему45 ма ясен из дальнейшего). Из (9) найдем — x ° )

1-Ь (5) tgo!(g) (Я)

50 (10) (9) sino(. = r (h)/ h) coso(. = е (Л)/

Подставляя в

/, 7, 55 измерения 1» получим алгоритм удовлетворяет одному из условий (на интервале посылки): S (t)

So(t Tp)n oS()=-Я„(t — Т ) (индекс О" подчеркивает дтсутствие сдвига частоты) . Полагаем для определенности, что выполнено первое из условий. Это означает, что на интервале посылки где К, 1. — число отсчетов, приходящихся соответственно на длительность посылки Т и интервал ортогональности

Т, х., х,„ - оценки соответствен (I

,г но x, и x N — число посылок, на протяжении которых значения измеряемых и могут считаться .посс тоянными. формула (5) означает, что за Я и Я принимаются те значе% ния д, я, которые минимизируют значение двойной суммы. Так как оцен" ки х,, х; „, х;, х;, - случайные

»» ч величины, то в формуле (5) предусмотрено усреднение: на каждой посылке (номер i меняется от Е + 1 до К) и на протяжении N посылок постоянство

56

6 параметров. Из формул (2) и (3)

1 дует, что х, = Scos Qt; — S; sinS2 t;, (6) S sing t,,+ S,„cosgt,. (7) I

С помощ(ью формул (6) и (7) определим (; S; ),,- — S; S; ) sing(, (8) где oL = Л,ТО. Обозначая оператор двойного суммирования в (5) через D н- ь+(е+ )к

= ПЛ рта -Ь) Е. +Ь и учитывая (8), из (5) получим алгоритм одновременного измерения Я и с("= Л Т с о

1(", Х = arg т(п(О ((a(. (+

) — g(coagDg(((„+

) + ainkDr)(g»; „

1 I — Г,, (; „))) = arg mink(I(Д) . (9) » 1 2 1 =argminfD>(f.+Ig;r+p;„+

Первый член в правой части (») не эависйт от 7(, поэтому алгоритм (11) эквивалентен следующ)ему: ! — ах>) max((D),(((; < .+т ), ) J + (>>)(т; (, -(,, (, >) 1 (»)

Именно в формуле (12) алгоритм измерения реализуется в заявляемом устройстве. 15

Алгоритмы (») и (12) записаны в виде, предназначенном для цифровой обработки. Для аналоговой обработки

Для аналоговой обработки формула (12) заменяется на следующую:

N ) .(((()т ага пах tt j (((а))(а

)),+eT+T о — т ) + 6 (t) W (t — т ))dt + — 1 1 о

"- % Мт (((t>((t — т,)—

Ъ+ отто

g (t) ((t. — т,)) dt7 I(. .()3) 20

Анализатор сигнала тактовой синхронизации работает следующим образом.

Входной сигнал поступает на вход первого интегратора 2 и через преобразователь Гильберта 1 - на вход дополнительного интегратора 3. На входы ключей записи интеграторов 2 и 3, соединенные параллельно в соответствии с номерами ключей последовательt

40 но через котельниковские отсчетные интервалы по первым выходам записи блока 4 управления от выходов разрядов второго кольцевбго регистра 37, число разрядов которого равно числу

45 котельниковских отсчетов, располагающихся на интервале длительности посылки, поступают записывающие импульсы.

Опорный генератор 29 в составе блока 4 управления работает на частоте, превышающей отсчетную в число раз, равное числу отсчетов, располагающихся на длительности защитного интервала. Первый делитель 30 частоты, коэффициент деления которого равен указанному числу, делит частоту сигнала генератора ?9 до номинала отсчетной. Таким образом на вход последовательного продвижения регистра 37 поступает сигнал отсчетной частоты. Блок 38 первоначальной записи "1" (после включения устройства) обеспечивает параллельную запись единицы в первый разряд регистра 37. Таким образом, при последовательном продвижении на выходах разрядов регистра 37 последовательно на время котельниковского интервала i появляются импульсы, замыкающие ключи записи интеграторов 2 и 3. Непосредственно перед записью очередного отсче" та соответствующий конденсатор в интеграторах 2 и 3 обнуляется путем подачи на также соединенные параллельно в соответствии с номерами ключи записи обоих интеграторов по первым выходам сброса блока 4 управления узких импульсов от блока 39 формирования импульсов. После окончания записи ключи сброса и записи в данный конденсатор размыкаются,,переводя данную ячейку в режим хранения. Таким образом к концу первой

1 посылки в интеграторе 2 записаны котельниковские отсчеты прямого сигнала, а в интеграторе 3 - отсчеты сопряженного с ним по Гильберту сигнала. После заполнения интеграторов сброс старых и запись последующих отсчетов вновь осуществляется в первые ячейки интеграторов и так далее.

На втором отсчетном интервале, когда продвигающаяся единица находится во втором разряде регистра 37, она по шине,. соединяющей выходы разрядов регистра 37 с входами параллельной записи первого кольцевого регистра

33, переписывается сигналом отсчетной частоты, поступающим от выхода делителя 30 на управляющий вход па— раллельной записи регистра 33, в первый разряд этого регистра ° Число входов параллельной записи регистра 33 соответствует числу выходов разрядов регистра 37. На вход последовательного продвижения регистра 33 поступает сигнал непосредственно с выхода опорного генератора 29, т.е. с частотой, превышающей отсчетную в число раз, равно числу отсчетов, располагающихся на длительности защитного интервала, поэтому за один отсчетный интервал записанная в первый разряд единица пройдет соответствующее число разрядов регистра 33. В течение второго отсчетного интерваг)а

10 и 16 начинают интегрировать выходные сигналы сумматоров 12 и 13 в соответствии с алгоритмом (12) ° К моменту окончания данного отсчетного интервала сигналом с второго дополнительного выхода блока 4 управления, поступающим от неинвертирующего выхода формирователя 34 сигнала считывания второго интегратора замыкаются первый и второй ключи 19 и 20 передачи, тем самым результаты интегрирования выводятся на дальнейшую обработку. Сразу же после вывода клю" чи 17 и 18 сброса на .короткое время замыкаются, обнуляя интегрирующие усилители 15 и 16, подготавливая тем самым их к работе на последующем отсчетном интервале. Таким образом на каждом отсчетном интервале на выходах ключей 19 и 20 передачи образованы в соответствии с алгоритмом (12) усредненные по отсчетам, располагающимся на длительности защитного ин25 тервала, сигналы, пропорциональные суммам произведений отсчетов. Поскольку входные сигналы непрерывно записываются в интеграторы 2 и 3 вместо самых старых отсчетов, по описанному алгоритму осуществляется

"скользящее" по отсчетам вычисление внутренней суммы оператора D из выражения (11). Выходной сигнал ключа

19 параллельно поступает на входы

35 блока 9 усреднения. Количество яче" ек памяти в каждом интеграторе 25

25 соответствует числу Котельниковских отсчетов, расположенных на интервале длительности посылки, а ко4 личество интеграторов соответствует числу посылок, участвующих в формировании усредненного по времени результата. На интеграторы 27„-27„ блока 1О усреднения, аналогичного по

45 количеству интеграторов блоку 9 усреднения, параллельно поступает сигнал с выхода ключа 20 передачи.

Входы записи всех интеграторов 25i-25

27,-27, соединенные параллельйо в соответствии с номерами входов, управляются теми же сигналами длительностью в отсчетный интервал поступающими от первых выходов записи блока 4 управления, которые осуществляют запись отсчетов в интеграторы 2 и 3. Таким образом выходные

55 сигналы ключей 19 и 20 могут быть одновременно записаны во все интеграторы 25<-25> 27< -27„ соответствен9 1587656 единичный импульс последовательно появится, например, на выходах первого и второго разрядов указанного регистра. При работе на третьем отсчетном интервале перепись единицы произойдет из третьего разряда регистра 3 7 во второй разряд регистра

33. Следовательно, на этом отрезке времени единица последовательно появится сначала на втором, а затем на третьем выходе регистра 33. Сигналы с выходов разрядов регистра 33 по первым выходам считывания блока 4 уп равления поступают на ключи считывания, работающие так же, как ключи записи и сброса, параллельно,в интег раторах 2 и 3 . При этом одновременно в каждом интеграторе замыкаются ключ считывания, выводящий значение текущего, записанного отсчета на первый выход каждого интегратора, и ключ считывания выводящий значение отсчета, задержанного на интервал ортогональности, на второй выход каждого интегратора. Циклическое смещение соединения выходов разрядов регистра

37 с входами параллельной записи регистра 33 обеспечивает задержку процесса считывания из интеграторов 2 и 3 относительно процесса записи с целью устранения их взаимовлияния.

Таким образом, в течение одного отсчетного интервала на выходах интеграторов 2 и 3 последовательно появляются отсчеты входного сигнала, соп ряженного по Гильберту с входным, расположенным на этом же интервале, и соответствующие. отсчеты, задержанные на интервал ортогональности.

Первый перемножитель 5 формирует сигнал произведения ;, „, а

I второй паремножитель 6 формирует сиг" нал $ ° ; Третий и четвертый перемножители 7 и 8 формируют сигналы

, „и ;, ; ь г соответственно.

Первый сумматор 12 и инвертор 11 формируют разность сигналов перемножителей 5 и 7:, ; ь „- ; ь ;,, а второй сумматор 13 — суммы сигналов пере множителей 6 и 8: ; ;, + ;, В момент начала очередного отсчетного интервала сигналом с первого дополнительного выхода блока 4 управле" ния, поступающим от формирователя

35 сигналов управления ключами сброса, размыкаются первый 17 и второй

18 ключи сброса. При этом первый и второй интегрирующие усилители 15

1587656

12 но: на первом отсчете - в первые ячейки, .на втором - во вторых и так далее на протяжении всей посылки.

Второй делитель 31 частоты, имеющий коэффициент деления, равный числу котельниковских отсчетов, располагающихся на интервале длительности поСылки, делит отсчетную частоту входного сигнала до номинала тактовой, Третий делитель 37 частоты, имеющий коэффициент деления, равный числу средняемых посылок, делит частоту ходного тактового сигнала в число аз, равное числу усредняемых посыок. Первый и второй коммутаторы 43

44 обеспечивают подключение своего хода на время длительности посылки

Последовательно к каждому из выхо дов, число которых у каждого комму.татора соответственно числу усред1 яемых посылок. Поскольку на вход коммутатора 44 поступает сигнал от . нвертирующего выхода формирователя р4, а на, вход коммутатора 43 — сиг- 25 нал с выхода формирователя 36 сиг нала сброса второго интегратора, также формирующего выходной сигнал из сигнала отсчетной частоты с выхода делителя 3 0, на выходах коммутаторов 43 и 44 в последовательные тактовые интервалы появляются пачки управляющих импульсов, следующих с отсчетной частотой, причем длительность пачки равна длительности посылки„ а частота следования пачек в число

: раэ, равное числу усредняемых посы лок, меньше тактовой. В течение пер вой посылки по сигналам записи с первых выходов записи блока 4 управле- 40 ния, последовательно поступающим на входы ключей записи всех интеграторов 25 и 27 одновременно считывание осуществляется из интеграторов групп .".5<- 5 и и 27.р -?.7>, поскольку в это время сигналы на третьих дополнительных выходах считывания блока 4 управления, поступающие от вторых, третьих и последующих выходов коммутатора 44, замыкают ключи считывания укаэанных интеграторов, а сигналы на третьих дополнительных выходах сброса блока 4 управления, поступающие от вторых, третьих и последующих выходов коммутатора 43, размыкают ключи сброса указанных интеграторов. При

55 этом в интеграторах 251 и 27, в течение времени замы ка ния ключа записи последовательно во всех ячейках осуществляют сброс в первую треть времени (ключ записи замкнут, ключ считывания замкнут, ключ сброса замкнут) запись во вторую треть времени (ключ записи замкнут, ключ считывания разомкнут, ключ сброса разомкнут), считывание в последнюю треть времени (ключ записи замкнут, ключ считывания замкнут, ключ сброса разомкнут) .

Таким образом в течение одной посылс ки в отсчетные моменты последовательно считывается информация одновременно с конденсаторов одинакового номера во всех интеграторах обеих групп, причем в пару интеграторов одинакового номера иэ разных групп перед считыванием осуществляется перезапись текущей информации. На выходах сумматоров ?6 и 28, обьединяющих выходные сигналы интеграторов

25,-?5„, 27,-27„, на каждом отсчетном интервале формируются сигналы, усредненные в соответствии с алгоритмом (12) по заданному количеству посылок. Данные сигналы через дополнительный квадратор 22 и квадратор

21 поступают на сумматор 14, где и образуется сигнал, соответствующий функции алгоритма (12). Поиск аргумента, соответствующего максимуму данной функции, осуществляется на цикле, равном длительности посылки, блоком 23 сравнения и блоком 24 памяти номера отсчета. Дешифратор 40, подключенный к выходам разрядов делителя 31, формирует выходной сигнал, который по соответствующему .выходу блока управления один раз за длительность посылки поступает на вход установки блока 23 сравнения„ при этом первый в цикле сравнения результат, полученный на выходе сумматора 14, записывается в блок 23 сравнения. Схема 41 ИСКЛ!ОЧАОЦЕЙ ИЛИ осуществляет исключение из сигнала отсчетной частоты, полученного на выходе делителя 30, импульсов, полученных на выходе дешифратора 40, формируя тем самым сигнал, поступающий по соответствующему выходу блока 4 управления на управляющий вход блока 23 сравнения, В моменты времени, отмеченные положительными импульсами указанного сигнала блок 23 срав- нения осуществляет сравнение поступающих íà его вход напряжений со значением первоначально записанного отсчета. При поступлении на вход те1587656

14 кущего значения, большего чем предыдущее записанное, блок 23 сравнения формирует на выходе импульс и осуществляет перезапись большего значения. Для выполнения задачи поиска максимума (вместо минимума) входы компаратора, входящего в состав блока 23 сравнения, достаточно поменять местами. На счетный вход блока 24 !О памяти номера отсчета по соответствуюц ему выходу блока 4 управления поступает сигнал отсчетной частоты с выхода делителя 30, а на вход установки блока 24 памяти поступает по 15 соответствующему выходу блока 4 управления сигнал тактовой частоты, полученный на выходе блока 42 установки.

При этом в начале цикла сравнения в блок 24 записывается единица, на каждом отсчетном интервале цикла сравнения отмечается номер сравниваемого отсчета, а также по выходному сигналу блока 23 сравнения, поступающему на вход блока 24 памяти, фиксируется номер отсчета, если его значение больше предыдущего. По командам

"Опережение" или "Отставание", выдаваемым блоком 24 памяти, если в конце цикла сравнения зафиксированный gO в нем номер максимального отсчета либо больше, либо меньше номера среднего в цикле сравнения отсчета, в блоке 4 управления осуществляется изменение фазы сигнала тактовой частоты, формируемого делителем 31. При этом сигналы, поступающие на ключи сброса и считывания блоков 9 и 10 усреднения от вторых и третьих дополнительных выходов блока 4 управления, 4О а также сигналы установки блоков 23 и 24, отмечающие начало цикла сравнения, будут смещены во времени относительно сигналов, поступающих на ключи записи блоков 9 и 10 усредне- 4S ния от первых выходов записи блока.

4 управления, на определенное количество отсчетных интервалов. При этом произойдет смещение порядка записи и считывания текущих результатов в ячейках памяти вторых интеграторов относительно порядка их поступления и соответствующее смещение момента начала цикла сравнения результатов.

Отсутствие подстройки фазы цикла распределения импульсов записи, поступающих от выходов разрядов регистра 37 и управляющих последовательным замыканием ключей записи блоков 9 и 10 усреднения, обеспечивает запись. максимальных результатов, определяемых на разных посылках, в ячейки одного и того же номера разных интеграторов. При этом при смещении момента начала записи текущих результатов в блоках 9 и 10 усреднения относительно порядка их поступления качество работы усреднителя по посылкам не ухудшается, т.е. максимальные результаты всегда складываются с максимальными, предшествую" щие — с предшествующими и т.д. После окончания подстройки фазы сигнала делителя 3 1 номер максимального отсчета соответствует среднему но- меру в цикле сравнения, сигналы "Опережение" и "Отставание" в блоке 24 памяти не формируются, подстройка фазы сигнала тактовой частоты завершается. Сигнал тактовой частоты, фаза которого подстроена под характе" ристические моменты анализируемого многочастотного сигнала, сформирова нный на выходе делителя 31, является выходным сигналом анализатора.

Формула изобретения

l . Анализатор сигнала тактовой синхрониза ции, содержащий интегратор, блок усреднения, квадратор, а также последовательно соединенные блок сравнения и блок памяти номера отсчета, к управляющим входам которых подключены соответствующие выходы блока управления, первые выходы которого подключены к управляющим входам интегратора, вторые выходы соединены с входами сброса и считывания блока усреднения, а к входам

"Опережение" и "Отставание" блока управления подключены соответствующие выходы блока памяти номера отсчета, отличающийся тем, что, с целью повышения точности измерения характеристических моментов при наличии сдвига несущей частоты относительно номинальной частоты, введены преобразователь Гильберта, дополнительный интегратор, последовательно соединенные первый перемножитель, инвертор, первый сумматор, первый интегрирующий усилитель, к входам сброса которого подключены соответствующие выходы первого ключа сброса, и первый ключ передачи, последовательно соединенные второй пе15" 7656

16 ремножитель, второй сумматор, второй

:интегрирующий усилитель, к входам сброса которого подключены соответствующие выходы второго ключа сбро5 са, второй ключ передачи, дополнительный блок усреднения, дополнительный квадратор и третий сумматор, а также третий и четвертый перемножители, при этом к второму входу 10 Inepeoro сумматора подключен выход . третьего перемножителя, первый вход ! которого соединен с первым входом

1 второго перемножителя и с первым выходом интегратора, второй выход кото- 15 рого соединен с первым входом перво,,го перемножителя и с вторым входом

,второго перемножителя, к второму вхо, ду второго сумматора подключен выход четвертого перемножителя, первый вход 20 которого соединен с вторым входом первого перемножителя и с пеРвым выIxono дополнительного интегратора, второй выход которого соединен с вто,рыми входами третьего и четвертого 25, перемножителей, а вход интегратора соединен с входом дополнительного интегратора через преобразователь

Гильберта, входы управления дополнительного интегратора соединены с со- ц .ответствующими входами интегратора, причем входы управления первого и

:второго ключей сброса подключены к первому дополнительному выходу блока управления, а входы управления первого и второго ключей передачи подключены к второму дополнительному выходу блока управления, входы записи блока усреднения и дополнительного блока усреднения подключены к первым выходам блока управления, входы сброса и считывания блока усреднения и дополнительного блока усреднения подключены к вторым и третьим дополнительным выходам блока управления, вход блока усреднения подключей к выходу первого ключа передачи, а выход блока усреднения через квадратор подключен к второму входу третьего сумматора, выход которого подключен к входу блока сравнения.

2. Анализатор по и. 1, о т л и ч а ю шийся тем, что блок усреднения и дополнительный блок усреднения выполнены идентично и каждый из них содержит N интеграторов, где

N — число усредняемых посылок, выходы которых соединены с соответствующими входами сумматора, причем входы записи каждого из N интеграторов соединены с соответствующими входами других N — 1 интеграторов и являются входами записи блока усреднения, входами и дополнительными входами сброса и считывания которого являются входы сброса и считывания М интеграторов, а выход сумматора является выходом блока усреднения.

1587656

Составитель В. Евдокимова

Техред Л.Сердюкова Корректор С.Шевкун

Редактор Л.Гратилло

Заказ 2428 Тираж 526 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям.при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина,101