Устройство для цифровой передачи и приема непрерывного сигнала

 

Изобретение относится к телеизмерению и может быть использовано при цифровой передаче, регистрации, обработке и восстановлении непрерывных сигналов. Цель изобретения - повышение достоверности передаваемой информации путем уменьшения динамической погрешности. Устройство содержит на передающей стороне 1 аналого-цифровой преобразователь 2 следящего уравновешивания, смеситель 3 импульсных последовательностей, блок элементов ИЛИ 4 с клапанами на входе, буферные регистры 5.1...5.N, источники опорного напряжения 6.1...6.N, компараторы 7.1...7.N, генератор тактовых импульсов 8, элемент ИЛИ 9, канал связи 10, на приемной стороне 11 селектор 12 импульсных последовательностей, элемент ИЛИ 13, буферные регистры 14.1...14.N, блок элементов ИЛИ 15 с клапанами на входе, реверсивный счетчик 16. Устройство позволяет за счет введения нескольких фиксированных порогов опорного напряжения уменьшить динамическую погрешность как от перегрузки по крутизне входного сигнала, так и от накоплений ошибок в канале связи. 10 ил.

СОЮЗ СОВЕТСНИХ

С ОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИХ

09) (l1) А1 (g1)g С 08 С 19/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ по изоБРетениям и ОтнРытиям

ПРИ ГКНТ СССР

1 (21) 4484204/24-24 (22) 25,07,88 (46) 23.09.90, Бюп. У 35 .(71) Институт кибернетики им. В.М. Глушкова (72) А.К. Севастьянов (53) 628.398 (088.8) (56) Авторское свидетельство СССР

В 1095396, кл. Н 03 К 13/22, 1983. (54) УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ ПЕРЕДАЧИ И ПРИЕМА НЕПРЕРЫВНОГО СИГНАЛА (57) Изобретение относится к телеизмерению и может быть использовано при цифровой передаче, регистраций обработке и восстановлении непрерывных сигналов. Цель изобретения — повышение достоверности передаваемой информации путем уменьшения динамической погрешности. Устройство содержит на передающей стороне 1 анало2 го-цифровой преобразователь 2 следящего уравновешивания, смеситель 3 импульсных последовательностей, блок элементов ИЛИ 4 с клапанами на входе, буферные регистры 5.1,...,5.п источники опорного напряжения 6.1,...,6.п компараторы 7.1,.;.,7.п, генератор тактовых импульсов 8, элемент ИЛИ 9, канал связи 10, на приемной стороне

11 селектор 12 импульсных последовательностей, элемент ИЛИ 13, буферные регистры 14.1 14.п блок элементов ИЛИ 15 с клапанами на входе, реверсивный счетчик 16. Устройство позволяет за счет введения нескольких фиксированных порогов опорного напряЩ жения уменьшить динамическую погрешность как от перегрузки по крутизне входного сигнала, как и от накопленнй ошибок в канале связи. 10 ил. !

1594579

15

Изобретение относится к телеизмерению и может быть использовано при цифровой передаче, регистрации, обработке и восстановлении непрерывных сигналов.

Цепль изобретения — навышение дос" товерности передаваемой информации путем уменьшения динамической погрешности;

На фиг.1 приведена функциональная схема устройства; на фиг.2 — временвые диаграммы,,поясняющие работу устройства; на фиг.3 — схема аналогоцифрового преобразователя следящего— уравновешивания; на фиг.4 — схема омпаратора; на фиг.5 — временные диаграммы, паясняюшие работу кампаратора, на фиг.б — схема блоков лементав ИЛИ с клапанами на входе; на фиг.7 — схема смесителя импульсвых последовательностей; на фиг,8— временные диаграммы, поя сияющие работу смесителя импульсных последовательностей; на фиг.9 — схема селектора импульсов; на фиг.10 — временные диаграммы, поясняющие работу селек гора импульсов.

Устройство содержит на передаю@ей стороне 1 аналого-цифровой преобразователь 2 следящего уравновешивания, смеситель 3 импульсных последовательностей, блок элементов ИЛИ 4 с клапанами на входе, буферные регистры 5.1 — 5.п, источники б.l-б.n опорного напряжения, кампаратары 7.17.п генератор 8 импульсов, элемент

ИЛИ 9, канал 10 связи, на приемной . стороне ll — селектор 12 импульсных последовательностей, элемент ИЛИ 13, буферные регистры 14.1-14,п, блок элементов ИЛИ 15 с клапанами на входе и реверсивный счетчик 16.

Аналого-цифровой преобразователь

2 следящего уравновешивания (фиг.3) т состоит из кампаратора 2,1, цифроанал погового преобразователя 2.2, источ. ника 2.3 эталонного напряжения, реверсивного счетчика 2.4 состоящего из двух реверсивных счетчиков 2.4.1 и 2.4.2.

Компаратор 2..1 (фиг.4) состоит из операционного усилителя 2.1.1, двух клапанов 2.1.2 и 2.1.3, двух инверторов 2;1.4 и 2.1.5, двух резисторов 2.1.6 и 2.1.7 с весами 1:3 соответственно,и усилителя 2.1.8.

Сигнал (фиг.5а) с выхода операционного усилителя 2,1.1 формируется при сравнении входного измерительного сигнала U„, поступающего по шине

Вх,l, с кампенсирующим напряжением

U, формируемым с выхода цифроаналогового преобразователя па шине Вх.3.

Тактовые импульсы (фиг,56) поступают по шине Вх,2. Последовательности импульсов (фиг,5в,r) соответствуют приращениям 1 и "0" ° Выходной сигнал (фиг.5д) соответствует суммарному потоку двоичных символов инкрементного кода или последовательного кода приращений и поступает на выходную шину Вых,1.

Смеситель 3 (фиг.7) состоит из амплитудного селектора 3.1 (U > Е f) !! и - Р элемента Запрет 3. 2 с одним з апрещающим входом, 3.3 и 3.4 — элемен тов "Запрет" 3 ° 3 и,3.4 с двумя запрещающими входами повторителей 3.5.и

3, б резисторов 3. 7-3. 10 с соответствующими весами и усилителя 3.11.

Смеситель 3 импульсных последовательностей функционирует следующим образом. На вход поступает последовательность двоичных символов (приращений), причем нуль представлен как импульс положительной полярности с амплитудой сигнала, равной а единица — с амплитудой 311. Импульсы с аМплитудой ÇU поступают на вход амплитудного селектора 3.1, с выхода которого формируется сигнал логической "1" (фиг ° 86), и этот сигнал поступает на запрещающий вход элемента Запрет" 3.2, с выхода которого сигнал в этот момент времени не выдается. Таким образам, импульсы логического "0" (фиг.8в) поступают на вход элемента 113апрет" 3.3, а импульсы логической "1" (фиг.86) поступают на вход элемента "Запрет"

3,4. При поступлении управляющих сигналов Sl (сигнал первого фиксированного уровня) и S2 (сигнал второго фиксированного на соответствующие входы элементов 3.3, 3.4, фиг.8г,д) выдача информации с соот-, .ветствующих выходов этих элементов осуществляется только в моменты отсутствия запрещающих сигналов Sl и S2. Таким образом, при поступлении сигнала Sl,.на управляющие входы элементов "Запрет" 3.3 и 3.4 происходит запрет выдачи информации через эти

94579 6

55

5 15 элементы, а сигнал Sl проходит через повторитель 3.6 и поступает на резистор 3.)0, вес которого меньше веса резисторов 3.7-3.9 как 1:7:5:3.

При поступлении сигнала S2 на управляющие входы элементов "Запрет" 3.3 и 3.4 происходит запрет выдачи информации через эти элементы, а сигнал S2 проходит через повторитель

3,5 и поступает на резистор 3.9, вес которого меньше веса резисторов:

3.8 и 3,7-, как 3:5:7. Таким обРаэом, в точке соединения резисторов формируется смешанная кодовая последовательность двоичных символов (приращений) и маркерных сигналов, которая проходит через усилитель и поступа-. ет на выходную шину смесителя 3 им-:пульсных последовательностей (фиг.8<.)

При этом логический "0" выдается импульсом с амплитудой U, логическая

"1" — 3U, маркерный сигнал M2 — 5U маркерный сигнал Ml — 7U, Селектор 12 импульсных последовательностей (фиг.9) состоит из амплитудного селектора 12.1 (Up

12.3 (Бь„ Е„, 3), элемента "Запрет"

12.4, амплитудного селектора 1.2.5 (О „ )Е „ 1), амплитудного селектора 12.6 (U „ )E ö 2), элемента "Запрет" 12.7,:.амплитудного селектора

12.8 .(Б,, )Е „,рl), элемента "Запрет".

12.9 и элемента ИЛИ 12.10, Селектор 12 импульсных последовательностей осуществляет процедуру противоположную смесителю 3 импульсных последовательностей, и использует аналогичный принцип амплитудной селекции. На вход селектора 12 импульсных последовательностей поступа-, ет смешанная последовательность двоичных символов приращений и маркерных сигналов Ml и М2 (фиг.10а), а с его выходов формируется сигнал Sl (фиг.10б) соответствующий моменту времени появления маркерного сигна-ла М1 (фиг.10а), сигнал С2 (фиг.10в), соответствующий моменту времени появления маркерного сигнала М2 (фиг.10a), сигнал логической "1" (фиг.10г), сигнал логического "0" (фиг.10д)

Устройство работает следующим образом.

В исходном состоянии, после включения, генератор 8 тактовых импульсов осуществляет тактирование .аналого-цифрового преобразователя 2 сле- - . дящего уравновешивания и коммутаторов 7.1-7.п. Измеряемое напряжение

U поступает на вторые входы компак раторов 7. 1-7.п и на информационный вход аналого-цифрового преобразователя 2, с выхода которого формируется последовательный код приращений, который поступает на информационный вход смесителя 3. Первый вход каждого из компараторов 7.1 -7.п соответственно соединен с источниками 6.1-6.п опдрных напряжений, настроенных на соответствующие уровни фиксированного напряжения 11 „...U фy„.

При пересечении входным измерительным сигналом 11 фиксированного

20 уровня U@y, в момент тактового импульса срабатывает первый компаратор 7.1, с выхода которого формируется сигнал

Sl (фиг,1,2а,б). Этот сигнал поступает на первый управляющий вход сме25 сителя 3, запрещая в этот момент времени выдачу очередного приращения и разрешая выдачу маркерного сигнала

Ml с селектирующим признаком, отличным от того, который принят для пе30 редачи приращений других маркерных сигналов. В этот же момент времени . сигнал Sl поступает на первый управляющий вход блока элементов ИЛИ 4, разрешая выдачу с выхода блока 4 параллельного кода, соответствующего буферному регистру 5,1. В этот же момент времени сигнал Sl поступает че.рез элемент ИЛИ 9 на управляющий-вход аналого-цифрового преобразователя 2, разрешая занесение в его реверсивный счетчик параллельный код с выхода блока элементов ИЛИ 4, который соответствует значению кода в буферном регистре 5,1. При пересечении входным сигналом U напрях жения фиксированного уровня U y в момент тактового импульса формируется с выхода второго компаратора

7,2 сигнал S2, который (по аналогии

50 с сигналом Sl ) поступает на второй уп- г. равляющий вход смесителя 3, запрещая выдачу очередного кода приращения и раэ- решая выдачу .маркерного сигнала М2 с селектирующим признаком, отличным от того, который принят для передачи приращений и других маркерных сигналов. Этот же сигнал S2 поступает на блок элементов ИЛИ 4, разрешая выдачу параллельного кода, соответ15945? 9 ствующего буферному регистру 5,2, код которого соответствует второму уровню фиксированного напряжения U

В этот же момент времени сигнал S2 поступает через элемент ИЛИ 9 на управляющий вход .аналого-цифрового преобразователя 2 следящего уравновеши-вания, разрешая занесение параллельного кода в реверсивный счетчик преобразователя 2 с выхода блока элементов ИЛИ 4, причем этот код равен содержимому буферного регистра 5,2 и соответствует второму уровню фиксированного напряжения U

Аналогичным образом происходит функционирование передающей стороны устройства и при пересечении входным сигналом Б других уровней фиксированного напряжения. 20

На фиг.2а,б показаны зпюры формирования сигнала Б1 при пересечении входным сигналом напряжения фиксированного уровня Б ф„,. На фиг.2а,в показаны эпюры формирования сигнала 25

S2 при пересении входным сигналом напряжения фиксированного уровня П ,На фиг.2а,r показаны эпюры формирования сигнала S3 при пересечении входным сигналом напряжения фиксиро- 30 ванного уровня U, . H > фиг,2а,д по-— казаны эпюры, поясняющие процесс формирования смешанной кодовой последовательности приращений и маркерных сигналов. Таким образом, на выходе смесителя 3 формируется смешанная последовательность символов приращений (О и 1) и маркерных сигналов (например, Мl, N2, N3). Описанная кодовая последовательность информаци- 10 онных символов (0,1 Мl М2, МЗ) пос. тупает в канал 10 связи (фиг.1 и 2д) из которого поступает на селектор"

12, где осуществляется выделение и формирование маркерных сигналов

Ml р ° ° е уМп и сигналов S1 у S2y ° ° y зпу а также выделение импульсов сложения и вычитания, соответствующим импульсам кода приращений (1 или О) и поступающим из канала связи. В исходном состоянии, при включении, на реверсивном счетчике 16 происходит преобразование последовательного инкрементного кода в параллельный код, соответствующий значению полномерной выборки. С приемом и .селекцией первого маркерного сигнала Ml (фиг.2д) и с формированием сиг" нала Sl происходит разрешение выдачи с выхода блока элементов ИЛИ 15 информации, соответствующей первому буферному регистру 14,1, значение кода в котором соответствует первому уровню фиксированного напряжения U ф

В этот же момент времени сигнал Sl поступает на вход элемента ИЛИ 13, с вых0да которого формируется сигнал разрешения занесения параллельного кода в реверсивный счетчик 16 с параллельного выхода блока элементов

ИЛИ 15. Аналогичным образом происходит функционирование приемной сторо-. ны устройства при приеме и селекции других маркерных сигналов (М2, МЗ...,,Мп). При этом в реверсивный счетчик 16 заносится параллельный код соответствующий выбранным фиксированным уровням напряжения. Значению

Ъ фиксированного уровня U- соответствуф ют маркерный сигнал Ml, сигнал Sl u код буферного регистра 14,1, Значению фиксированного уровня U y>< соответствуют маркерный сигнал М2, сигнал S2 и код буферного, регистра 14,2. Аналогичное соответствие имеет место и для других значений напряжений фиксированного уровня U<>,, маркерных сигналов М,, сигналов S,. и кода бу1 ферного регистра 14,i. Таким образом, > на приемной стороне происходит формирование отсчетов на реверсивном счетчике 16. При этом отсчет на реверсивном счетчике формируется с приемом кажцого двоичного символа приращений, а также с приемом каждого маркерного сигнала, причем каждому типу маркерноro сигнала соответствует свой уровень фиксированного напряжения и кода в буферном регистре.

Таким образом,, предлагаемое устройство позволяет уменьшить динамическую погрешность как от перегрузки по крутизне входного сигнала, так и от накоплений ошибок в канале связи. формула изобретения

Устрсйство для цифровой передачи и приеме непрерывного сигнала, содержащее на перецающей стороне первый. истсчник опорного напряжения, выход ксторого подключен к первому информационному входу первого компаратора, второй информационный вход которогс объединен с информационным входом а.налого-цифрового преобразователя и является входом устройства, генератср импульсов, выход которого

1 594579

1О подключен к тактовому входу первого компаратора и аналого-цифрового преобразователя, выход первого компаратора подключен к первому управляюще5 му входу смесителя импульсов, информационный вход которого подключен к выходу аналого-цифрового преобразователя, выход смесителя импульсов . подключен к каналу связи, на приемной стороне — селектор импульсов, вход которого подключен к каналу связи, первый и второй выходы селектора импульсов подключены к одноименным информационным входам реверсивного счетчика, выходы которого являются информационными выходами устройства, отличающееся тем, что, с целью повышения достоверности передаваемой информации путем уменьше- р ния динамической погрешности, в устройство на передающей стороне.введены п-1 компараторов и источников опорного напряжения и буферных регистров, блок элементов ИЛИ, элемент 25

ИЛИ, выходы и-1 источников опорного напряжения подключены к первым информационным входам одноименилх комПараторов, вторые информационные входы которых объединены с информационным. 30 входом аналого-цифрового преобразователя, тактовые входы п-1 компарато(ров объединены с тактовым входом ана лого-цифрового преобразователя, выход первого компаратора подключен к первому управляющему входу блока элементов ИЛИ и к первому входу элемента

HJIH выход которого подключен к управляющему входу аналого-цифрового преобразователя, выходы и-1 компараторов подключены к одноименным управляющим входам смесителя импульсов и блока элементов ИЛИ и к одноименным входам элемента ИЛИ, выходы и буферных регистров подключены к одноименньпГ информационным входам блока элементов HJIH выходы которого подклю-. чены к информационным входам группы аналого-цифрового преобразователя, на приемной стороне введены элемент

ИЛИ, блок элементов ИЛИ и п буфер" ных регистров, и управляющих выходов селектора импульсов .подключены к одноименным управляющим входам блока элементов ИЛИ и через элемент

ИЛИ вЂ” к управляющему входу реверсивного счетчика, выходы и буферных регистров подключены к одноименным информационным входам блока элементов ИЛИ, выходы которого подключены к информационным входам группы реверсивного счетчика.

1594579

1594579 дых.2 Вых3

Вр.

Hp..

Bi.

Âp.УlЮ и

Фиг.б

1594579

1594579 бааз

1 2

0 0

9@8 10

Редактор О. Головач

Заказ 2832 Тираж 441, Подписное

Ф

ВНИИПИ Государственного комитета go изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат ."Патент", г. Ужгород, ул. Гагарина, 101 nap/

snop.! а

Ю g

Составитель В. Струков

Техред Л.Олийнык Корректор Т. Палий