Цифроаналоговый преобразователь с автоматической коррекцией нелинейности

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении прецизионных цифроаналоговых преобразователей в составе контрольно-измерительной аппаратуры, системах управления и передачи информации. Цель изобретения - повышение точности и быстродействия преобразования. Цифроаналоговый преобразователь с автоматической коррекцией нелинейности содержит два регистра 1, 2, мультиплексор 3, блок 4 вычисления поправок, два цифроаналоговых преобразователя 5, 6, сумматор 7, устройство 8 аналого-цифрового преобразования, оперативное запоминающее устройство 9. Формирователь 10 кодов и блок 11 управления. Устройство 8 аналого-цифрового преобразования выполнено в виде аналого-цифрового преобразователя 12, аналогового запоминающего устройства 13 на первом операционном усилителе 14, первом конденсаторе 15 и на ключе 16 и усилителя 17 переменного тока на втором операционном усилителе 18, втором конденсаторе 19 и двух резисторах 20, 21. Приведеные функциональные схемы блока 4 вычисления поправок и блока 11 управления. Повышение точности достигнуто за счет выполнения устройства 8 аналого-цифрового преобразования с предварителным усилением сигнала дифференциальной нелинейности на переменном токе и согласования уровня этого сигнала со шкалой преобразования аналого-цифрового преобразователя 12 и исключения накопления ошибок при вычислении кодов поправок. Повышение быстродействия обусловлено совмещением процесса вычисления кодов поправок с циклом преобразования входного кода. 2 з.п. ф-лы, 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ1УБ ЛИК (g1)5 Н 03 М 1/66

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фис!

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И 01НРЫТИЯМ

ПРИ ГКНТ СССР (2 1) 4439316/24-24 (22) 10,06, 88 (46) 23,09.90.Бюл, N - 35 (71) Пензенский политехнический институт (72) А,А.Данилов и Г,П,Шлыков (53) 681, 325 (088. 8) (56 ) Авторское свиде тел ьст во СССР

N - 1302435, кл.Н 03 M 1/66, 1985 °

Авторское свидетельство СССР

N - 1287290, кл. Н 03 M 1/66. 1985 ° (54) ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ

С АВТОМАТИЧЕСКОЙ КОРРЕКЦИЕЙ НЕЛИНЕЙНОСТИ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении прецизионных. цифроанало говых преобр аз о ват ел ей в со ст ав е ко нтрол ьно-из мерит ел ьной аппар атуры, системах упр ав— ления и передачи информации, Цель изобретения — повышение точности ибыстродействия преобразования, Цифроана оговый преобразователь с автоматической коррекцией нелинейности содержит два регистра 1,2, мультиплек- сор Э,блок 4 вычисления поправок,два цифроаналоговых преобразователя 5,6, сумматор 7, устройство 8 аналого-циф"

„.Я1.с„„15 4 99 А1

2 рового преобразования, оперативное запоминающее устройство 9, формирователь 10 кодов и блок 11 управления, Устройство 8 аналого-цифрового преобразования выполнено в виде аналого-цифрового преобразователя 12, аналогового запоминающего устройства 13 на первом операционном усилителе 14, первом конденсаторе 15 и на ключе 16 и усилителя 17 переменного тока на втором операционном усилителе 18, втором конденсаторе 19 и двух резисторах 20,21, Приведены функциональные схемы блока 4 вычисления поправок и блока 11 управления, Повышение точности достигнуто за счет выполнения устройства 8 аналого-цифрового преобразования с предварительным усилением сигнала дифференциальной нелинейности на переменном токе и согласования уровня этого сигнала со шкалой преобразования аналого-цифрового преобразователя 12 и исключения накопления ошибок при вычислении кодов поправок. Повышение быстродействия обусловлено. совмещением процесса вычисления кодов поправок с циклом преобразования входного кода, 2 з ° п. ф-лы, 5 ил, 1594699

Изобретение отибсится к автоматике и вычислительной технике и может быть использовано при построении прецизионных цифроаналоговых преобразователей в сост,аве контрольно-измерительной аппаратуры, системах уп равления и передачи информации, Цель изобретения - повышение точности и быстродействия преобразо- . 1p вания, На фиг,1 представлена функциональная схема цифроаналогового преобразователя с автоматической коррекцией нелинейности; на фиг„2 - функцио- 15 нальная схема блока вычисления поправок; на фиг,3 - функциональная схема блока управления; на фиг,4 и 5 - временные диаграммы работы блока управления в р ежимах "Преобр азов ание вход- 20 ного кода" и Определение дифференциальных нелинейностей" соответственно, Цифроаналоговый преобразователь с автоматической коррекцией нелинейности (фиг. 1) содержит первый 1 и 25 второй 2 регистры, мул:ьтиплексор 3, блок 4 вычисления поправок, второй 5 и первый 6 цифроаналого:вые преобр аз о ват ели, сумматор 7, устройство 8 аналого-цифрового преобразования, 30 о пер ати вн ое з апо ми нающе е устрой ст во (ОЗУ) 9, формирователь 10 кодов и блок 11 управления, Устройство 8 аналого-цифрового преобразования выполнено в виде аналого-цифрового преобразователя 12, аналогового запоминающего устройства 13 на первом операционном усилителе 14, первом конден саторе 15 и на ключе 16 и усилителя

17 переменного тока на ° втором опера- 40 ционном усилителе IR втором конденсаторе 19 и двух резисторах 20 и 21, Блок 4 вычисления поправок (фиг,2) выполнен на регистре 22 сдвига, сумматоре 23, умножителе 24 и накапливаю- 45 щем сумматоре 25, Блок 11 управления (фиг,3) выполнен на четырех одновибраторах 26 - 29, двух RS-триггерах 30 и 31, генераторе 32 импул:ьсов, двух счетчиках 33 н 34 импуль- 50 сов, двух элементах ИЛИ 35 и 36, элементе И-ИЛИ 37 и четырех элементах

И 38-41, Цифроаналоговый преобразователь с автоматической коррекцией нелинейности работает следующим образом, Цифроаналоговый преобразователь с . автоматической коррекцией нелиней8л ьЗ OaÄ00...00 +10 а„ a„°, а а1, эквивалентная разности

n-! л-(а -,К.

2л

j= I а, ности работает в двух. режимах: "Преобразование входного кода" и "Определение дифференциальных нелинейностей". Второй цифроанапоговый преобразователь (ЦАП) 5 является основным, а первый ЦАП 6 предназначен для ком" пенсации погрешностей, вносимых вторым ЦАП 5 °

Работа преобразователя в режиме

"Преобразование входного кода" ° По шине управления режимом работы на четвертый вход блока 11 управления поступает сигнал логического нуля, разрешающий преобразование входного кода, Нри этом на первом выходе блока

11 управления (фиг,4б) устанавливается сигнал логического нуля, В результате выходы мультиплексора 3 соединяются с его первыми входами, подключенными к выходам первого регистрà I, а ОЗУ 9 переводится в режим считывания информации, Преобразуемый входной код поступает на информационные входы первого регистра 1 и заносится в последний с приходом управляющего единичного импульса по шине занесения входного кода (фиг,4а) на вход занесения первого регистра 1 и.на третий вход блока 1! управления, С приходом этого импульса блок 11 управления устанавливает на адресных виодах ОЗУ 9 нулевую кодовую комбинацию (фиг,4и;к,л) ° В результате на выходах ОЗУ 9 устанавливается код N дифференциальной нелинейности и„ „ старшего и-го разряда второго ЦАП 5, поступающий на первые входы умножи« теля 24 блока 4 вычисления поправок (фиг,2), Кроме того, на третьем выходе блока 11 управления устанавливается сигнал логической единицы (фиг,4г), переводящий регистр сдвига 22 в режим з ане се ния вход но ro кода. Затем на четвертом выходе блока 11 управления вырабатывается импульс (фиг,4д), по которому входной код, хранящийся в первом регистре 1, заносится в регистр сдвига 22 ° В сумматоре 23 определяется сумма двух кодо в

n-

2 (——

2 который с появлением импульса на . пятом выходе блока 11 управления (фиг,4е) заносится в накапливающий сумматор 25, После этого на третьем выходе блока 11 управления (фиг,4г) устанавливается Г сигнал логического нуля, . переводящий регистр сдвига 22 в режим сдвига кода, Одновременно блок

11 управления устанавливает на адресных входах ОЗУ 9 следующую кодовую комбинацию - О ° ° ° 01, . в результате чего. на информационных выходах ОЗУ 9 устанавливается код N „, дифферен-. циальной нелинейности Ь 1„,,1(п- 1)-го разряда второго ЦАП 5. С появлением импульса на четвертом выходе блока 11 управления осуществляется сдвиг кода, хранящегося в регистре сдвига 22. В сумматоре 23 определяется сумма двух кодов

Б„, с О а„, 00, °,00 +

+10а„2 абаз" а0 э квив ал ентная

И-2 разности

h-2.

-:Е.

)=I а

h=1

При этом на выходе умножителя устанавливается код M и, = S„r N,, эквивалентный произведению

2 и-2 h-2 г (— — — а — — — — а г х д Аи(р. 1Yi-i) который с появлением импульса на пятом выходе блока ll управления (фиг.4е) заносится .в накапливающий сумматор 25 °

Дальнейшие (К-2) тактов определения кода поправки к выходному сигналу второго ЦАП 5 где К - число его корректируемых старших разрядов аналогичны второму такту, После окончания последнего такта на втором выходе блока 11 управления (фиг,4в) вырабатывается единичный импульс, по которому код поправки

5 159

В результате на выходе умножителя

24 устанавливается код M„= Я„Н„, эквивалентный произведению

4699

6 с выхода накапливающего сумматора 25 заносится во второй регистр 2, преобразуется в аналоговый сигнал в первом ЦАП 6 и суммируется в аналоговом сумматоре 7 с выходным сигналом второго ЦАП 5, компенсируя тем самым дифференциальную нелинейность последнего, Установка накапливающего сумматора

25 в нулевое состояние осуществляется сигналом логической единицы на шестом выходе блока 11 управления

10.ходе блока 11 управления (Фиг,5е) вырабатывается единичный импульс, по которому формирователь 10 кодов начинает формирователь периодически повторяющиеся комбинации смежных кодов 100 ° ..00 (О) и 011 ° ° ° 11 (1) (в скобках указан управляющий сигнал дополнительного мпадшего разряда

ЦАП 5 и ЦАП 6). В результате, на вы35

40 ходе аналогового сумматора 7 образуется периодически повторяющийся сигнал прямоугольной формы, амплитуда которого измеряется устройством 8 аналого-цифрового преобразования, На синхрониэирукщий вход устройства поступает сигнал с первого выхода формирователя !0 кодов, позволяющий опреде45

50 лить знак амплитуды импульса, По окончании измерения амплитуды импульса устройство 8 вырабатывает единичный импульс "Конец преобразования", по которому осуществляется занесение ко

55 да N „дифференциальной нелинейнос— ти и-го разряда второго ЦАП 5 в

ОЗУ 9, а блок 11 управления устанавливает на адресных входах ОЗУ 9 сле(фиг,4ж).

Работа преобразователя в режиме Определение дифференциальных нели нейностей", По шине управления режи мом работы преобразователя на четвертый вход блока ll управле п я (фиг,5б) поступает сигнал логической единицы, по которому на первом

1 выходе блока 11 управления (фиг ° 5г) устанавливается сигнал логической единицы, При этом выходы мультиплексора 3 соединяются с его вторыми входами, подключенными к информационным выходам формирователя 10 кодов, ОЗУ 9 переводится в режим занесения информации, а второй регистр 2 и первый ЦАП 6 устанавливается в нуле30 вое состояние, Одновременно блок 1) управления на адресных входах ОЗУ 9 устанавливает нулевую кодовую комбинацию (Фиг,5ж,з,и), а на восьмом вы-

1594699

35 дующую кодовую комбинацию - О °, ° 01,, Кроме того, формирователь 10 кодов начинает формировать периодически повторяющиеся комбинации следующих смеж5 ных кодов 010...00(0) и 001, ° .11(1), Последующие (К-1) тактов определения дифференциальных нелинейно стей второго .ЦАП 5 аналогичны первому такту, По окончании определения кодов дифференциальных нелинейно стей i-ro разряда второго ЦАП 5 и занесения их в ОЗУ 9 формирователь 10 кодов вырабатывает единичный импульс, поступающий на первый вход блока 11 управления (фиг,5а) и устанавливающий на его первом выходе (фиг,5г) -сигнал логического нуля, подготавливающий преобразователь к преобразованию входного кода, После этого на седьмом 20 выходе блока 11 управления (фиг,5д) вырабатывается единичный импульс, поступающий на выходную шину готовности результата, Для измерения дифференциальной не- 25 линейности характеристики преобразования ЦАП 5 на его входы поступают периодически повторяющиеся комбинации смежных кодов, В данном случае,, в ЦАП 5 осуществляется коммутация 30 и дополнительного младшего разряда„

Устройство 8 аналого-цифрового преобразования осуществляет преобразова»- ние периодически изменяющегося выходного сигнала ЦАП 5, которое предварительно усиливается усилителем 17 переменнбго тока, и запоминается в аналоговом запоминающем устройстве

13, С помощью конденсатора 18 из сигнала с выхода ЦАП 5 исключается 4О постоянная составляющая, в результате чего получают переменный сигнал прямоугольной формы со скважностью,, равной 2, Полученный сигнал усиливается каскадом на операционном усили- 45 теле,18, коэффициент передачи которого (определяемый соотношением сопротивлений резисторов 20 и 21) выбирается из условия согласования уровня максимального значения амплитуды пере-50 менного сигнала со шкалой преобразования аналого-цифрового преобразователя 12, С помощью ключа 16 (последний переключается синхронно со сменой значений смежных кодов на входе

UAII 5) осуществляется выпрямпение переменного сигнапа, фаза которого однозначно связана со знаком дифференциальной нелинейности характеристики преобразования ЦАП 5, Выпрямленное напряжение запоминается на конденсаторе 15 и с выхода операционного усилителя 14 поступает на вход аналогоцифрового преобразователя 12 ° С информационных выходов последнего сформированный код со знаковым разрядом поступает на информационные входы

ОЗУ 9 ° Аналого-цифровой преобразова- тель 12 формирует также сигнал окончания преобразования, с помощью которого полученный код записывается в

ОЗУ 9, Введение в состав аналого-цифрового преобразователя 12 усилителя 17 переменного тока и устранение накопления ошибки при вычислении кодов позволяют повысить точность преобразования устройства, а совмещение процесса вычисления кодов поправок с режимом преобразования входного кода в аналоговый сигнал позволяет повысить быстродействие. Вычисление . кода поправок и его преобразование в аналоговый сигнал ЦАП 6 не увеличивает длительности режима "Преобразование входного кода", так как операции над кодами осуществляются достаточно быстро, а время установления

ЦАП 6 существенно меньше времени установления ЦАП 5 ° Последнее обусловлено тем1 что "sec11 выходного сигнала ЦАП б в выходном сигнале всего устройства не велик, следовательно, если ЦАП 5 должен устанавливаться с погрешностью, например, 0,01Х и менее, то для ЦАП 6 погрешность установления не должна превыш ат ь значения О, 1Х, Блок 11 управления (фиг, 3) работает следующим образом, В режиме

"Преобразование входного кода" по входной шине управления режимом работы на четвертый вход блока 11 управления поступает сигнал логического нуля,При этом триггер 31 находится в единичном состоянии, С поступлением по входной шине занесения входного кода единичного импульса на третий вход блока 11 триггер 30 через одно вибратор 26 устанавливается в единичное состояние и запускается генератор 32 импульсов, Одновременно обнуляются счетчик 33 и через элемент ИЛИ 35 счетчик 34 и на адресных входах ОЗУ 9 (фиг, 1) устанавливается начальная (нулевая) кодовая комбинация, Сигналом с.инвертирующего

1594699

10 выхода триггера 30 разрешается занесение информации в накапливающий сум" матор 25 (фиг,2). После прохождения двух импульсов с генератора 32 через счетчик 33., на выходе элемента И 38 выр абатывает ся импульс, по которому информация заносится в регистр 22 сдвига (фиг,2), С поступлением третьего импульса с генератора 32 на выходе элемента И 39 вырабатывается импульс занесения информации в накапливающий суМматор 25 (фиг,2), а с пос- туплением четвертого импульса на выходе элемента И-ИЛИ 37 при наличии единичного уровня на выходе элемента И 40 формируется первый импульс, подсчитываемый счетчиком 34 ° B результате на адресных входах ОЗУ 9 (фиr,1) устанавливается следующая 20 кодовая комбинация (00...1), а на выходе элемента ИЛИ 36 - нулевой сигнал, разрешающий сдвиг информации в регистре 22 (фиг,2) ° Шестым импульсом с генератора 32 на выходе элемен- 25 та И 38,вырабатывается очередной импульс, по которому сдвигается информация в регистре 22 (фиг„2), а седьмым импульсом генератора 32 на выхо- де элемента И 39 формируется импульс, 30 по которому осуществляется операция суммирования в накапливающем сумматор е 25 (фиг, 2), С приходом во сьмо ro импульса с генератора 32 состояние счетчика 34 увеличива ется на едини35 цу и на адресных входах ОЗУ 9 (фиг,1) устанавливается очередная кодовая комбинация и т.д, до прихода К-го импульса. По этому импульсу на счетчике 34 устанавливается такой код, 40 при котором с помощью - элемента

И 41 и одновибратора 29 вырабатывается импульс для занесения кода поправки в регистр 2 (фиг,1), а триггер 30 устанавливается в нулевое 45 состояние, сигналом с инвертирующего выхода которого обнуляется на-. капливающий сумматор 25 (фиг,2) °

С приходом сигнала логической единицы по входной шине управления ре50 жимом на четвертый вход блока 11 управления устройство переходит в режим "Определение дифференциальной нелинейности",триггер 31 и счетчик

34 обнуляются, Сигналом с инверти- . рующего выхода триггера 31 переводится в режим занесения информации

ОЗУ 9, обнуляется регистр 2, выходы формирователя 10 кодов подключаются к управляющим входам ЦАП 5 и к блоку 4 вычисления поправок (фиг, 1).

Поскольку счетчик 34 находится в нулевом состоянии, на адресные входы ОЗУ 9 поступает нулевая кодовая комбинация, Сигналом с выхода одновибратора 27 дается разрешение формирователю 10 кодов на генерацию периодически повторяющихся смежных кодов

По о кончании из мер ения устрой ство м

8 амплитуды импульса, последний вырабатывает сигнап окончания преобразования, по которому на выходах счетчика 34 устанавливается код 00, ° ° 01 и т,д, По окончании занесения информации в ОЗУ 9 формирователь 10 кодов выр аб атывает команду, пер еводящую в единичное состояние триггер 31, и преобразователь подготавливается к переходу в режим "Преобразование входного кода", Формула изобретения

1. Цифроаналоговый преобразователь с автоматической коррекцией нелинейности, содержащий первый и -второй регистры, выходы последнего из которых соединены с соответствующими входами первого цифроаналогового преобразователя, выход которого соединен с первым входом сумматора, второй вход которого подключен к выходу второго цифроаналогового преобразователя, а выход является выходной информационной шиной и соединен с информационным входом устройства аналого-цифрового преобразования, вход синхронизации которого подключен к первому выходу формирователя кодов, выходы группы выходов которого соединены с соответствующими первыми ! информационными входами мультиплексора, а второй выход соединен с первым входом блока управления, первый и второй выходы которого соединены соответственно с управляющим входом оперативного запоминающего устройства и входом синхронизации второго. регистра, третий, четвертый, пятый и шестой выходы блока управления соединены соответственно с первым, вторым, третьим и четвертым управляющими входами блока вычисления поправок, о тл и ч а ю шийся тем,что,с целью: по вьппения точности и быстродействия преобразования, устройство аналогоцифрового преобразования выполнено

1594699

12 в виде аналого-цифрового преобразова-теля,-аналогового запоминающего устройства на первом операционном усилителе, первом конденсаторе и на ключе и усилителя переменного тока на втором операционном усилителе, втором конденсаторе, первом и втором резисторах, первые выводы которых объединены и подключены к инвертирую- 10 щему входу второго операционного усилителя, неинвертирующий вход которого подключен к шине нулевого потенциала, а выход соединен с вторым выводом первого резистора и информационным входом ключа, выход которого сое> дине н с пер вым выводом перво го ко Н» денсатора и неинвертирующим входом первого операционного усилителя, выход которого соединен со своим инвер- щ тирующим входом и подклк>чен к информационному входу аналого- -цифрового преобразователя, второй вывод первого коцценсатора соединен с шиной нулевого потенциала, второй вывод второго 25 резистора соединен с первым выводом второго конденсатора, второй вывод кокоторого является информационным входом устройства аналого-цифрового пре" образования, управляющий вход ключа 3Q является входом синхронизации устройства аналого-цифрового преобразования, выходы аналого-цифрового преобразователя соединены с соответствуюшими информационными вход аьат оп ер ат и в-3 5 ного з апоминающего устройства, а выход готовности. результата преобра-. зования соединен с входом разрешения записи оперативного запоминающего устройства, с первым входом формиро- 4р вателя кодов и вторым входом блока управления, третий вход которого является входной шиной занесения информации и объединен с входом синхронизации первого регистра, информа- 4 ционные входы которого являются входной шиной преобразуемого кода, а выходы соединены с соответствующими вторыми информационными входами мультиплексора, выходы которого подключены к соответствующим входам вто- рого цифроаналогового преобразователя и к соответствующим первым инфор" мационным входам блока вычисления поправок, выходы которого соединены с соответствующими информацион- >5 ными входами второго регистра, вход обнуления которого объединен с входом управления мультиплексора и соединен.с первым выходом блока управления, четвертый вход и седьмой выход которого являются соответственно входной шиной управления режимом и выходной шиной готовности результа» та преобразования, восьмой выход блока управления соединен с вторым входом формирователя кодов, а выходы группы выходов соединены с соответствующими адресными входами оперативного запоминающего устройства, выходы которого соединены с соответствующими вторыми информационными входами блока вычисления поправок, 2 ° Преобразователь но п,1, о тл и ч а ю шийся тем, что блок управления выполнен в виде четырех одновибраторов, двух RS-триггеров, генератора импульсов, двух счетчиков импулвсов, элемента И-ИЛИ, двух элементов ИЛИ и четырех элементов И, выходы первого и второго из которых являются соответственно четвертым и пятым выходами блока, неинвертирук ций вход первого элемента

И объединен с инвертирующим входом второго элемента И, первым входом третьего элемента И и подключен к первому выходу первого счетчика импульсов, вход синхронизации которого подключен к выходу генератора импульсов, управляющий вход которого соединен с прямым выходом первого

RS-триггера, инвертирующий выход которого является шестым выходом блока, а S-вход соединен с входом обнуления первого счетчика импуль« сов, с первым входом первого элемен- та ИЛИ и соединен с выходом первого одновибратора, вход которого sansется третьим входом блока, вход второго одновибратора является четвер,тым входом блока, выход второго одновибратора является восьмым выходом блока и соединен с вторым входом первого элемента ИЛИ и с К-входом второго RS-триггера, неинвертирующий выход которого подключен к первому входу первой группы входов элемента И-ИЛИ и к входу третьего одновибратора, выход которого является седьмым выходом блока, второй вход первой группы входов элемента И-ИЛИ соединен с выходом третьего элемента И, второй вход которого объединен с неинвертирующим

pod с улююплексора 3

leap Я

13 159 входом второго и инвертирующим входом первого элементов И и подключен к второму выходу первого счетчика импульсов, выход элемента И-ИЛИ соединен с входом синхронизации второго счетчика импульсов, вход обнуления которого подключен к выходу первого элемента ИЛИ, а выходы соединены с соответствующими входами второго элемента ИЛИ и с соответствующими входами четвертого элемента

И и являются группой выходов блока, инвертирующий выход второго элемента

ИЛИ является, третьим выходом блока, инвертйрующий выход четвертого элемента И соединен с входом четвертого одно вибр атор а, выход которо ro является вторым выходом блока и соединен с R-входом первого Rs-триггера, S-вход второго RS-триггера является первым входом блока, инвертирующий выход второго RS-триггера соединен с первым входом второй группы входов элемента И-ИЛИ и является первым выходом блока, второй вход второй группы входов элемента И-ИЛИ является вторым входом блока, 3. Преобразователь по и,1, о тлич ающ ий с я тем, что, блок вычисления поправок выполнен в. виде регистра сдвига, сумматора, умножителя и накапливающего еуммато4699 !

4 ра, выходы которого являются выходами блока, а входы синхронизации и обнуления являются соответственно третьим и четвертым управпяк цими входами блока, информационные входы накапливающего сумматора подключены к соответствукицим выходам умножителя, первые входы которого являются

1р вторыми информационными входами блока,а вторые входы подключены к соответствующим выходам сумматора, 1-.2 первых входов которого соединены с соответствующими выходами

1 . регистра сдвига (1-1)-й и 1-й первые входы соединены соответственно с шинами логического нуля и шиной .логической единицы, вторые входы сумматора, кроме (1-1)-го подключены к шине ло гиче ского нуля, а (1-1)-й второй вход сумматора подклю" чен к дополнительному выходу регистра сдвига, информационные входы параллельного ввода данных которого являются первыми информационными входами блока, информационный вход последовательного ввода данных регистра сдвига подключен к шине логического нуля, входы управления ре30 жимом занесения-сдвига и разрешением занесения-сдвига регистра сдвига являются соответственно первым и вторым управляющими входами блока, 1594699, и к

Составитель H,Kàïèòàíîâ

Редактор JI,Çàéöåâà Техред Л.Олийнык Корректор О.Ципле

Заказ 2838 Тираж 667 Подписное

ВНИИПИ Государственного комитета по иэобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Проиэводственно-нэлательский комбинат "Патент", r, Ужгород, ул. Гагарина, 101