Устройство для контроля канала связи

 

Изобретение относится к технике электросвязи. Цель изобретения - повышение точности контроля канала связи. Устройство содержит аттенюаторы 1, компараторы 2, хронизатор 3, счетчики 4, датчик 5, блоки 6 деления, логарифматоры 7, сумматор 8, элементы 9 задержки, блоки 10 сравнения, сумматоры 11 по модулю два, шифратор 12, коммутаторы 13, дополнительные сумматоры 14 и 15, делители 16 и 17, вычислитель 18, элемент ИЛИ 19, блок 20 деления, преобразователь кода 21, блок 22 регистрации. Совокупность блоков 9, 10, 11, 12, 13, 14, 15, 16, 17, 18 и 21 путем дополнительной обработки сигналов, позволяющей получить вычисления значений дополнительных параметров, позволяет достичь цель. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (191 (1!) А2 щ)5 Н 04 В 17/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ДВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

llO ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМ

ПРИ ГКНТ СССР (61) 1241502 (21) 4639415/24-09 (22) 17.0 1.89 (46) 07.10.90. Бюл. М 37 (72) В.В.Давыденко, В.Б.Черненко, В.Н.Коничев и Ю.В.Разгуляев (53) 621.396.664(088.8) (56) Авторское свидетельство СССР и 1241502, кл. Н 04 В 17/00, 1985. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ КАНАЛА

СВЯЗИ (57) Изобретение относится к технике электросвязи. Цель изобретения - повышение точности контроля канала свя2 зи. Устройство содержит аттенюаторы

1, компараторы 2, хронизатор 3, счет чики 4, датчик 5, блоки 6 деления, логарифматоры 7, сумматор 8, элементы 9 задержки, блоки 10 сравнения, сумматоры 11 по модулю два, шифратор .12, коммутаторы 13, дополнительные сумматоры 14 и 15, делители 16 и 17, вычислитель 18., элемент ИЛИ 19, блок

20 деления, преобразователь кода 21, блок 22 регистра ции.Совокупность блоков 9 — 21 путем дополнительной обработки сигналов, позволяюцей получить вычисления значений дополнительных параметров, позволяет достичь цель..

1 ил.

1598188

Изобретение относится к технике электросвязи, может использоваться для контроля состояния канала связи и является усовершенствованием изобретения по авт. св. 1241502.

Цель изобретения - повышение точности контроля канала связи °

На чертеже представлена структурная электрическая схема предла гаемо- 10 го устройства.

Устройство для контроля канала связи содержит и аттенюаторов I, и+1 компараторов 2, хронизатор 3, n+1 счетчиков 4, датчик 5 интервалов вре- 15 мени, и дополнительных блоков 6 деления, и логарифматоров 7, сумматор 8 с усреднением, и элементов 9 задержки, и блоков 10 сравнения, и-1 сумматоров 11 по модулю два, шифратор 20

12, и коммутаторов 13, первый 14 и второй 15 дополнительные сумматоры, первый 16 и второй 17 делители, вычислитель 18, элемент ИЛИ 19, блок

20 деления, преобразователь 21 кода, 25 блок 22 регистрации.

Устройство работает следующим образом.

Огибающая входного сигнала поступает на последовательно соединенные и аттенюаторы 1. Каждый иэ и аттенюа. торов 1 уменьшает сигнал на К дб, что равнозначно увеличению порогового уровня каждого соответствующего компаратора 2, на вход которого поступает этот сигнал, на К дБ. и+1 компа35 раторы 2 с определенной частотой опрашиваются сигналами с выхода хронизатора 3. Если во время опроса сигнал, поступающий на вход одного из компа40 раторов 2, превышает пороговый уровень, то вырабатывается сигнал, который записывает единицу в соответствующий счетчик 4. n+1 счетчики 4 подсчи-. тывают количество единиц за время всех 45 метеорных отражений в течение периода анализа при превышении амплитудой принятых сигналов порогов соответствующих компараторов 2, По окончании периода анализа датчик 5 интервалов

50 анализа Формирует импульс, при поступлении которого на другие входы и+1 счетчиков 4 показания последних .считываются и попарно подаются на входы и дополнительных блоков 6 деления, осуществляющих деление этих по 55 казаний в цифровом виде. Отношение показаний двух соседних счетчиков 4

N. и 11 эквивалентно отношению

1 i+1

P(U > U;) Результаты деления с выходов и дополнительных блоков 6 деления подаются на логарифматоры 7 и далее поступают на и входов сумматора 8 с усреднением и на входы и элементов 9 задержки. Усредненное значение логарифмов отношений показаний счетчиков

4 через элемент ИЛИ 19 поступает на блок 20 деления с коэффициентом деления К. Полученное таким образом усредненное значение параметра а подается на информационный вход блока

22 регистрации. Одновременно с выхода сумматора 8 с усреднением сигнал поступает на входы и блоков t0 сравнения, на другие входы которых подаются сигналы с выходов и логарифматоров 7, задержанных в и элементах

9 задержки на время выполнения вычислений в сумматоре 8 ° При выполнении условия — > lg —" (г)

1 Ni И;

Il N i<., N !+1 соответствующего области регистрации недоуплотненных следов, на выходе

i-ro блока 10 сравнения Формируется логическая единица. Если условие (2) не выполняется, что соответствует области регистрации переуплотненных следов, на выходе соответствующего блока 1О сравнения формируется логический ноль. Выходные сигналы и блоков 10 сравнения управляют работой коммутаторов 13, переключая выходы и элементов 9 задержки к входам первого дополнительного сумматора 14 или второго дополнительного сумматора 15 в зависимости от поступающих сигналов на управляющие входы и коммутаторов 13. На входы каждого, и-1 сумматора 11 по модулю два подаются сигналы с выходов двух соседних блоков 10 сравнения, что позволяет оценить граничное значение амплитуды огибающей. Для диапазона изменений амплитуд, включающего граничное значение, на выходе соответствующего сумматора 11 по модулю два будет коэффициентов заполнения,; и для соответствующих значений порогового напряжения П; и TI;„ и численно равно отношению оценок значений функций распределения амплитуд огибающей

5 15 сформирована единица, на выходе всех остальных сумматоров 11 по модулю два будет сформирован ноль. Пифратор

12, входы которого подключены к выходам п-1 сумматоров 11 по модулю два, преобразует сигнал единицы, поступающий íà его j-й вход, в двоичный код, поступающий на вход первого делителя 16 и в вычислитель 18. В вычислителе 18 вычисляется разность

n-j, поступающая на вход второго делителя 17. В преобразователе 21 кода определяется величина оценки граничного значения амплитуды U в соответг ствии с Формулой

Ф о р м у л а изобретения (3) г х

Составитель Е.Голуб

Техред М.Моргентал

Редактор С.Пекарь

Корректор M.éàðoøè

Подписное

Заказ 3072

Тираж 527

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35.-, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101 где U — амплитуда импульсов на выходе хронизатора 3, дБ.

С выхода преобразователя 21 кода найденное значение Ur подается на информационный вход блока 22 регистрации.

Сумма чисел, поступивших через п коммутаторы 13 на входы первого дополнительного сумматора 14, подается на второй вход первого делителя 16.

Частное от деления через элемент

ИЛИ 19 поступает на блок 20 деления. на К и таким образом вычисляется оценка значения параметра распределения для области регистрации недоуплотненных следов а„, поступающая на информационный вход блока 22 регистрации. Аналогично сумма h-j чисел, поступивших на входы второго дополнительного сумматора 15, делится на и-j во втором делителе 17, через элемент ИЛИ 19 поступает на вход блока ! 20 деления на К и таким образом вы.числяется оценка значения параметра распределения для области регистрации переуплотненных следов а„, поступающая также на информационный вход блока 22 регистрации.

Результаты вычислений значений а, Н, а „, "-.„ записываются в блок 22 регистрации во время поступления на

98188 о ,его управляющий вход импульса с выхода датчика 5 интервалов анализа, после чего они поступают на выход блока 22 регистрации.

Устройство для контроля канала связи по авт. св. V 1241502, о т л и ч а ю щ е е с я тем, что, с целью повышения точности контроля канала связи, выход сумматора с усреднением соединен с входом блока деления через введенный элемент ИЛИ, кроме того, дополнительно введены и блоков сравнения,,и-1 сумматоров по модулю два, шифратор, и коммутаторов, первый и второй дополнитель20 ные сумматоры, первый и второй делители, преобразователь кода, вычислитель, и элементов задержки, входы которых соединены с выходами соответствующих логарифматоров,выход каждого

25 из и элементов задержки соединен с входом соответствующего блока сравнения и через соответствующий коммутатор с входами первого и второго дополнительных сумматоров, выход

30 каждого из п блоков сравнения соединен с. соответствующим входом шифратора через соответствующий сумматор по модулю два, выход первого дополнительного сумматора соединен с первым входом первого делителя, выход которого подключен к второму входу элемента ИЛИ, выход второго дополнительного сумматора соединен с первым входом второго делителя, выход

4р которого подключен к третьему входу элемента ИЛИ, выход сумматора с усреднением соединен с вторыми входами всех блоков сравнения, выходы которых соединены с управляющими входами соответствующих коммутаторов, выход шифратора соединен с вторыми входами первого делителя непосредственно, второго делителя через вычислитель, а с входом блока регистрации - через

5р преобразователь кода.