Многопроцессорная система

 

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных системах с общими шинами межпроцессорного обмена для организации обработки прерываний от различных блоков ввода-вывода. Цель изобретения - расширение области применения за счет буферизации векторов прерываний и сокращение объема оборудования. Система содержит блоки 1<SB POS="POST">1</SB>-1<SB POS="POST">K</SB> сопряжения, блоки 2<SB POS="POST">1</SB> - 2<SB POS="POST">M</SB> подключения, блоки 3<SB POS="POST">1</SB> - 3<SB POS="POST">K</SB> обработки, блоки 4<SB POS="POST">1</SB> - 4<SB POS="POST">M</SB> ввода-вывода, шину 5 межпроцессорного обмена, блок 6 управления обменом. Цель достигается за счет реализации доступа к шине и предварительного накопления переданных векторов прерываний. 1 з.п. ф-лы, 5 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) 5247 А1 щ) 5 С 06 F 15/16, 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4381568/24-24 (22) 22.02 ° 88 (46) 07.11.90. Бюл. Ф 41 (72) В.M.Âàêóëèí, С.В.Гурин, А.Н.Ильин, В.И.Кобозев и М.В.Харитонов (53) 681.325(088.8) (56) Авторское свидетельство СССР

В 1277129, кл. G 06 F 13/00, 1987.

Басиладзе С.Г. Приборы и техни-ка эксперимента, 1983, В 6, с.52.

Авторское. свидетельство СССР

Ф 1211742, кл. Г 06 F 13/00, 1986. (54) МНОГОПРОЦЕССОРНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных системах с общими шинами межпроцессорного обмена для организации обработки прерываний от различных блоков ввода-вывода . Цель и з обр ет ения расширение области применения за счет буферизации векторов прерываний и сокращение объема оборудования. Система содержит блоки 11-1), сопряжения, блоки 21-2 д подключения, блоки

3 -3 обработки, блоки 4, -4,ц вводавывода, шину 5 межпроцессорного обмена, блок 6 управления обменом.

Цель достигается за счет реализации доступа к шине и предварительного накопления переданных векторов прерываний. 1 з.п. ф-лы, 5 ил.

3 1605247

Изобретение относится к вычислительной технике и может быть исполь50 зовано в многопроцессорных системах с общими шинами межпроцессорного обмена для организации обработки прерываний от различных блоков вводавывода.

Цель изобретения — расширение области применения и сокращение объе- 10 ма оборудования.

На фиг.1 дана функциональная схема многопроцессорной системы; на фиг.2 — функциональная схема блока подключения; на фиг.3 — функциональная схема блока сопряжения;на фиг.4 —. временная диаграмма работы узла управления; на фиг. 5 — схема узла управленияия.

Система (фиг. 1) содержит блоки 2О

1 -1 < сопряжения, блоки 2<-2 подключения, блоки 3 „-З„обработки, блоки 4, -4 ввода-вывода, шину 5 меж- процессорного обмена, блок б управ-: ления обменом. 25

Блок 2 подключения (фиг.2) содержит дешифратор 7, регистр 8, узел

9 управления, магистральный усилитель 10.

Блок 1 сопряжения (фиг.3) содержит 3р схемы 11 и 12 сравнения, первый 13 и второй 14 входы номера блока, узел

15 памяти, элемент И 16, регистр 17 сообщений, магистральный усилитель 18.

Узел 9 управления (фиг.5) содержит элемент И 19, усилители 20 и

20 и триггер 21 °

На схемах .отмечены также шина

22 адреса, шина 23 синхронизации обмена, шина 24 строба передачи данных, информационная шина 25, выход

26 требования прерывания, выход 27 строба вектора прерывания, вход 28 разрешения прерывания, выход 29 признака выборки, выход 30 вектора пре- 45 рывания, выход 31 управления чтением, вход 32 требования прерывания, информационный вход 33, выход 34 разрешения прерывания, адресный выход 35.

Многопроцессорная система рабо" тает следующим образом.

При инициализациисистемы или в процессе решения задачи блоками 3 распределяются блоки 4 ввода-вывода по требуемым критериям решаемой задачи, при этом каждый блок 3 заносит во все логически присоединенные блоки 2 в регистр 8 адрес узла

15 памяти типа FIFO соответствующего блока 1 сопряжения и сообщение, причем часть разрядов регистра 8 ис-. пользуется для хранения адреса, другая часть — для хранения сообщения, выходы указанных разрядов регистра 8 подключены соответственно к линиям

22 адреса и линиям 25 данных шины 5 межпроцессорного обмена.

Таким образом, все блоки 4 ввода-вывода распределяются между блоками 3. При проникновении прерывания в одном из блоков 4 ввода-вывода или в нескольких из них сигнал требования прерывания по линии 26 поступает на первый вход узла 9.

Зтот сигнал инициирует процедуру захвата шины межпроцессорного обме" на, алгоритм которого определяется конкретной реализацией шины 5 межпроцессорного обмена многопроцессор" ной системы, на вторые входы-выходы узла 9 поступают сигналы управления обменом шины 5 межпроцессорного обмена. По этим сигналам узел 9 выставляет на втором выходе 29 сигнал, который открывает усилитель 10 вектора прерываний и регистр 8. Таким образом, при возникновении прерываний блок сопряжения с блоком 4 ввода-вывода формирует обычный цикл записи информации на шине межпроцессорного обмена, в котором на линии

22 адреса шины 5 межпроцессорного обмена выставляется содержимое регистра 8, а на линии 25 данных шины

5 межпроцессорного обмена — вектор прерывания и сообщение, если таковое имеется. Аналогичным образом один из блоков 3 может вызвать прерывание любого другого блока 3, выполнив операцию записи на шине 5 межпроцессорного обмена по индивидуальному адресу узла 15 памяти. При этом все блоки 1 сопряжения, подключенные к шине

5 межпроцессорного обмена, анализируют адрес цикла обмена, который поступает по линии 22 адреса на входы схем 11 сравнения, В зависимости от адреса срабатывает схема 11 сравнения в одном из блоков .i сопряжения.

Сигнал с выхода схемы 11 сравнения поступает на вход разрешения записи узла 15 памяти, на вход синхро-. низации записи которой поступает сигнал записи по линии 24. Таким образом,в одном из всех блоков 1 сопряжения производятся операции за5 16 писи вектора прерывания и сообщения в узел 15 памяти.

Возможна такая ситуация, .когда несколько блоков 2 и блоков 3 одновременно производят операцию записи в один из блоков 1 сопряжения. Эти операции следуют непрерывно одна за другой по шине межпроцессорного обмена с гораздо меньшим интервалом времени, чем время обработки одного прерывания блоком 3. Для устранения конфликта (потери сообщения) исполь, зуется узел 15 памяти типа FIFO, ко 1 торый имеет определенную глубину, зависящую от конкретной реализации, и дисциплину доступа "первый вошел— первый вышел". В качестве такой памяти можно использовать микросхему

КР1002ИР1, которая имеет емкость

32 ячейки по 8 разрядов, либо выполнить такую память на другой элементной базе. Такая память способна накопить сообщения и вектора прерываний и выдавать их процессору по мере его потребности. После записи информации в узел 15 памяти на линии

32 устанавливается сигнал требования прерываний, который поступает на соответствующий вход блока 3. Если прерывания разрешены, блок 3 выставляет сигнал чтения вектора прерывания по линии 34, производя тем самым считывание первого из записанных в узел 15 памяти векторов на линии 33 данных, и переписывает сообщение из узла 15 памяти в регистр 17 сообщений, который считывается блоком 3 при обработке прерывания. Таким об разом, записанный вектор прерываний и сообщение удаляются из узла 15 памяти.

Если в узле 15 памяти больше нет векторов прерываний и сообщений, то сигнал требования прерывания на линии

32 снимается, а если имеется, то остается активным до тех пор, пока блок

3 не произведет столько .циклов прерываний, сколько раз произведена операция записи векторов прерываний и сообщений в узле 15 памяти от блоков

2 или 3. После каждого цикла прерываний блок 3 производит операцию чтения сообщений, который поступает на первый вход схемы 12 сравнения, на второй вход которой подан адрес регистра 17 сообщений в адресном пространстве блока 3. Сигнал с выхода схемы 12 сравнения поступает на пер

0524 7 6

30 следний в ответ на сигнал GO формирует сигнал разрешения прерываний, который поступает по линии 28 на соответствующий вход блока 4. В ответ на этот сигнал блок 4 выставляет сигнал строба вектора прерываний (СВП) на линию 27 и выставляет вектор прерывания на шину 30. По сигналу СВП узел 9 формирует сигнал подтверждения

40 захвата магистрали, который поступает по линиям 23 на шину межпроцессорного обмена и запускает формирование цикла магистрали в контроллере магистрали (также входит в известный

45 блок управления обменом): выдается сигнал В-занято, с задержкой 100 НС выдается строб данных 81 и переходит в ожидание ответа от приемника (строб

82) . Сигнал В-занято поступает на вхо5р ды-выходы узла 9, по которому узел 9 формирует сигнал записи VD на входахвыходах 2, сигнал для открытия ключей вектора прерывания, адреса и сообщений на шину межпроцессорного обмена на линии 29. После записи вектора прерывания и сообщения в узел 15 памяти приемное устройство выставляет сигнал 82 (даччые приняты). По этому сигналу контроллер

20 вый вход элемента И 16, на второй вход которого поступает сигнал чтения блока 3 по линии 31. С выхода элемента И 16 сигнал поступает на вход разрешения чтения регистра 17 сообщения, по которому на линии 33 данных блока 3 выставляется содер:кимое регистра 17 сообщений.

Пример реализации протокола обмена шины межпроцессорного обмена в момент передачи вектора прерываний от блоков ввода-вывода блоку 3 приведен на фиг.4, на фиг.5 — пример реализации узла 9 управления для реализации данного протокола.

Блок 4 ввода-вывода выставляет сигнал требования прерывания (ТП), который поступает по линии 26 на вход

1 узла 9. По этому сигналу узел 9 формирует сигнал "Запрос магистрали" на входах-выходах 2 узла 9, который по линиям 23 поступает на шину межпроцессорного обмена. В ответ на сигнал запроса магистрали арбитр шины межпроцессорного обмена, входящий в состав известного блока управления обменом, выставляет сигнал разрешения захвата магистрали GO который по линиям 23 поступает в узел 9. По1605247 шины межпроцессорного обмена снимает сигнал S1, Блок 9 снимает сигнал разрешения прерывания (РП) по линии 28, по которому блок 4 снимает сигнал требования прерывания (ТП) и строб вектора прерывания (СВП).По снятию этих сигналов узел 9 снимает сигналы RO, RI, арбитр шины межпроцессорного обмена снимает сигнал

G0 цикл записи, таким образом, завершается °

Формула изобретения

t5

1. Многопроцессорная система, со-. держащая К блоков обработки, К блоков сопряжения, M блоков ввода-вывода, М блоков подключения, блок управления обменом, о т л и ч а ю— щ а я с я тем, что, с целью расширения области применения за счет буферизации векторов прерываний и сокращения объема оборудования, Р-й (Р = 1,К) блок сопряжения содержит 25 первую и вторую схемы сравнения,эле-. мент И, регистр сообщений, магистральный усилитель, узел памяти, при" чем адресный вход P-ro блока обработки соединен с первым входом пер- gg вой схемы сравнения Р-ro блока сопряжения, второй вход и выход которой соединены соответственно с первым входом номера P-го блока сопряжения и с первым входом элемента И, второй вход и выход которого соединены соответственно с выходом управления чтением P-ro блока обработки и с входом управления чтением регистра сообщений, выход которого объединен через МОНТАЖНОЕ ИЛИ с выходом магистрального усилителя и соединен с информационным входом P ão блока обработки, выход разрешения прерывания которого соединен с управляющим входом магистрального усилителя, с входом управления записью регистра сообщений и с входом управления чтением узла памяти, выход которого соединен с информационными входами регистра сообщений и магистрального усилителя, выход готовности и вход выборки узла памяти соединены соответственно с входом требования прерывания P-го блока обработки и с вы55 ходом второй схемы сравнения, первый вход которой соединен с вторым входом номера блока сопряжения, причем В-й (В = 1,М) блок подключения содержит дешифратор, регистр, узел управления, магистральный усилитель, информационный вход которого соединен с выходом вектора прерывания В-ro блока ввода-вывода, выход строба век. тора. прерывания которого соединен с входом инициализации узла управления, выход разрешения прерывания которого соединен с одноименным входом

Б-го блока ввода-вывода, выход требования прерывания которого соединен с входом условия узла управления, выход признака выборки которого соединен с управляющим входом магистрального усилителя и с входом управления чтением регистра, вход разрешения записи которого соединен с выходом дешифратора, причем выход запроса обмена P-ro блока обработки соединен с Р-м входом запроса блока управления обменом, выход запроса обмена узла управления В-го блока подключения соединен с (К+В)-м входом запроса блока управления обменом, вход подтверждения запроса обмена P-ro блока обработки соединен с P-м выходом подтверждения запроса блока управления обменом, (Р+В)-й выход подтверждения запроса которого соединен с входом подтверждения запроса обмена блока управления В-ro блока подключения, адресные выходы всех блоков обработки объединены и соединены с адресными входами всех блоков ввода-вывода, с информационными входами дешифраторов всех блоков подключения с вторыми информационными входами вторых схем сравнения всех блоков сопряжения и с первыми выходами регистров всех блоков подключения, информационные входы-выходы всех блоков обработки объединены и соединены с информационными входами-выходами всех блоков ввода-вывода, с информационными входами и вторыми выходами регистров, с выходами магистральных усилителей всех блоков подключения,с информационными входами узлов памяти всех блоков сопряжения, выход признака записи управления обменом соединен с входами управления записью узлов памяти всех блоков сопряжения и регистров всех блоков подключения, входы-выходы синхронизации обмена блока управления обмена соединены с входами-выходами синхронизации узла управления всех блоков подключения. (605247

10

2. Система по п.1, о т л и ч а ю щ а я с я тем, что узел управле ния каждого блока подключения содержит элемент И, два усилителя и триггер, причем вход подтверждения запроса соединен с первым входом элемента И и с синхровходом триггера, выход которого соединен с выходом разрешения прерывания узла управления, вход условия которого соединен с вторым входом элемента И, выход которого соединен с первым выходом синхрочизации обмена узла управления, выходы первого и второго усилителей соединены соответственно с выходом запроса обмена и вторым выходом синхронизации обмена узла управления, вход инициализации и второй вход синхронизации обмена которого соединены соответственно с входом первого усилителя и с входом установки триггера, третий вход синхронизации обмена узла управления соединен с входом второго усилителя и с выходом признака выборки узла управления.

160524 7

Фиг. Ф

Составитель А.Афанасьев

Техред Л.Сердюкова

Корректор С.Иевкун

Редактор Н.Тупица

Подписное

Тираж 575

Заказ 3454

-ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СЧСР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, r. Ужгород, ул. Гагарина, 101

Il II