Устройство для сложения длительностей импульсов

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах. Цель изобретения - повышение надежности устройства за счет уменьшения аппаратурных затрат. Изобретение позволяет осуществить суммирование и вычитание как аналоговых (длительностей импульсов), так и цифровых (количество импульсов) величин. Устройство работает в Q-ой четной системе счисления и в каждой группе входных величин фиксирует количество переключенных бистабильных элементов. Каждый формирователь разрядов устройства содержит M = Q/2 бистабильных элементов 1<SB POS="POST">1</SB> - 1<SB POS="POST">M</SB>, две группы элементов И 2<SB POS="POST">1</SB> - 2<SB POS="POST">M</SB> и 3<SB POS="POST">1</SB> - 3<SB POS="POST">M</SB>, две группы элементов ИЛИ 4<SB POS="POST">1</SB> - 4<SB POS="POST">M</SB> и 5<SB POS="POST">1</SB> - 5<SB POS="POST">M</SB>, два дополнительных бистабильных элемента 6 и 7, десять элементов И 8 - 17, четыре элемента ИЛИ 18 - 21, два элемента НЕ 22 и 23, два элемента НЕ 24, 25 с увеличенной задержкой, шину 26 установки в "0" устройства, входы сложения 27 и вычитания 28, входы переноса 29 и заема 30 из предыдущего формирователя разрядов устройства, выходы переноса 31 и заема 32 в следующий формирователь разрядов устройства. Сложение длительностей импульсов осуществляется последовательным переключением бистабильных элементов в единичное состояние, а вычитание - переключением бистабильных элементов в нулевое состояние. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) щ)$ С 06 С 7/14

ГОС

ПО И

ПРИ № 13 (21) (22) (46) . (71) тут (72)

3.К. (53) (56) .№ 95

АРСТВЕННЫЙ КОМИТЕТ

БРЕТЕНИЯМ И OTHPblTHRM

НТ СССР

ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

4465604/24-24

26.07.88

23.11.90. Бюл. № 43

Грузинский политехнический инстиО.Г, Натрошвиьи, Л.Ш. Имнаишвили, Кобесашвили и Т.И. Гиоргобиани

681. 3 (088. 8)

Авторское свидетельство СССР

1330, кл. G 06 G 7/14, 1980. торское свидетельство- СССР

2337, кл. G 06 G 7/14, 1986.

2 (54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ ДЛИТЕЛЬ

НОСТБЙ ImnmbCOS (57) Изобретение относится к вычислительной технике и может использоваться в цифровых вычислительных машинах.

Цель изобретения — повышение надежности устройства за счет уменьшения аппаратурных затрат. Изобретение позволяет осуществить суммирование и вычитание как аналоговых (длительностей импульсов), так и цифровых (количество импульсов) величин. Устройство ра- .

1608702 ботает в q-й четной системе счисления и в каждой группе входных величин фиксирует количество переключенных би. стабильных элементов. Каждый формирователь разрядов устройства содержит

m = q/2 бистабильных элементов 1 -1>, две группы элементов И 2 -2,„ и 3 -3 „, две: группы элементов ИЛИ 4„-4„„и 5„-5

У два дополнительных бистабильнйх элемента 6 и 7, десять элементов И 8-17, .четыре элемента ИЛИ 18-21, два элемента НЕ 22 и 23, два элемента НЕ 24, Изобретение относится к вычисгп -. тельной технике и может быть использовано в цифровых вычислительных машинах.

Цель изобретения — повышение надежности устройства за счет уменьшения аппаратурных затрат.

На чертеже изображена .структурная схема устройства

В устройстве входная величина пред-30 ставляется в форме 8 gag I o o o PBIIP

Ъ.— ° ° . где ф — признак, принимающий значение О или 1

В|р & p, Й| мантисса Где & 0 1

i 1,...,n — количество двоичных знаков мантиссы, величина которого зависит от основы системы счисления и определяется следующим образом: .

n=q/2-1 при q - четном.

Все цифровые величины < -й системы счисления распределены в двух группах. Первая группа охватывает величины от О до (q/2-1), а вторая группа— от q/2 до (q-1). Признак определяет принадлежность цифровой величины к группам: если ю = О, то величина из первой группы, а если О = 1, то из второй группы, при этом признаку присвоен вес q/2 (на чертеже представлена схема одного формирователя разрядов устройства для сложения длитель55 ностей импульсов) .

Каждый формирователь разрядов устройства содержит m =. q/2 (q — основа системы счисления) бистабильных эле25 с увеличенной задержкой, шину 26 установки в "0" устройства, входы сложения 27 и вычитания 28, входы переноса 29 и заема 30 из предыдущего формирователя разрядов устройства, выходы переноса 31 и заема 32 в следующий формирователь разрядов устройства. Сложение длительностей импульсов осуществляется последователь-. ным переключением бистабильных элементов в единичное состояние, а вычитание — переключением бистабильных рлементов в нулевое состояние. 1 ил.

Ъ ментов 1,1,...,1, первую группу ш элементов И 2„,2... ° .,2, вторую группу ш элементов И 31,3,...,3 первую группу m элементов KIH 4|,4..., 4, вторую группу m элементов ИЛИ 5, 5,...,5, первый 6 и второй 7 дополнительные бистабильные элементы, десять элементов И 8-17, четыре элемента ИЛИ 18-21, два элемента НЕ 22 и 23, два элемента НЕ 24 и 25 с увеличенной задержкой, шину 26 установII II ки в 0 устройства, вход 2 7 операндов при . выполнении сложения, вход 28 операндов при выполнении вычитания, вход 29 переноса из предыдущего формироват еля разрядов устройства, вход

30 заема из предыдущего формирователя разрядов устройства, выход 3 1 переноса в следующий формирователь разрядов устройства, выход 32 заема в следукнций формирователь разрядов устройства.

Рассмотрим алгоритм сложения двух длительностей импульсов.

С этой целью предварительно введем следующие обозначения:

А = а|СЧ„,...,а2а, — первое слага| емое, В = Ь„Ь„,...,Ь, Ь., — второе слагаемое, S =, s s з s, — сумма слагаеК-I 2 | мыхАиВ;

Р; - переносы из i-ro в (i+1)-й разряд.

Сложение происходит согласно следующему алгоритму.

В начале на выходы сумматора подается первый операнд А. Если считать, что, сумматор предварительно обнулен, 1608702 д д с

P н ф

20 н д с ч и ре

1 и ф н н п н к д ч после окончания подачи операнА в каждом формирователе разряв получим сумму S = a + 0„ Поольку а, q (q — основание системы . сления), то S, (q и Р; = О, т.е. ренос в старший (i+1)-й разряд не оисходит

После этого на входы сумматора поется второй операнд В. 10

При этом следует рассмотреть два учая:

S, = а; + b,,.-q, Р; = 0;

S1=а ° +Ь Ъ р;

В первом случае перенос в старший зряд не происходит, поэтому отдель<е формирователи разрядов сумматора нкционируют самостоятельно.

В случае, если S;> q и Р = 1, +,

При Ъ, + b, импульс переноса P.

f разряда i непосредственно подается вход переноса (i+1)-го разряда и ибавляется к сумме S„ 25

При Ь;„ Ь! Ульс переноса Р; разряда i подается на вход перено(i+1)-го разряда в то время, когеще не окончена на входе суммироваподача разряда Ъ;+„второго операн" 30

При этом происходит наложение гнала операнда Ь,+,и переноса Р;, о вызывает потери последнего. Чтобы ключить это, запоминаются переносы на промежуточных элементах памяти выдаются на вход переноса (i+1)-го рмирователя разрядов после окончая сигнала b В каждом рассмотренм случае за счет разброса времени абатывания бистабильных элементов 40 и больших входных величинах возниет погрешность при вычислении рельтата, которую необходимо устрать путем синхронизации входных опе" ндов. 45

Устройство работает следующим обзом.

Устройство оперирует как с аналовыми (заданных длительностью имльсов) так и с цифровьйя% (заданных 0 личеством импульсов) сигналами.

Функционирование устройства с анаговыми сигналами. До начала. процессуммирования высокий потенциал поется на шину 26 обнуления и, пройдя рез элементы ИЛИ 5, -5,„ второй групи первый 18 и второй 19 элементы переводит в нулевое состояние е стабильные элементы 1„- 1„„и дополнительные бистабильные элементы

6 и 7 всех формирователей разрядов устройства.

При поступлении первого операнда

А в виде длительностей единичного импульса на вход 27 сложения единичный сигнал с выхода третьего элемента

ИЛИ 20 подается на первый вход седьмого элемента И 14 и открывает его (при этом на втором входе седьмого элемента И 14 присутствует логическая

"1"). .Единичный сигнал с выхода седьмого элемента И 14 поступает через первый элемент ИЛИ 4 первой группы на единичный вход первого бистабильного элемента 11, устанавливая его в единичное состояние. Единичный сигнал с прямого выхода первого бистабильного элемента 1 через первый элемент И 2, (который в это время в открытом состоянии) первой группы и через второй элемент ИЛИ 4 первой группы подается на единичный вход второго бистабильного элемента 1 и устанавливает его в единичное состояние. В дальнейшем установление в единичное состояние бистабильных элементов 1 -1,(кро" ме 1 ) происходит аналогичным образом.

Если предпоследний бистабильный элемент 1„,,находится в единичном состоянии (при этом седьмой. элемент И 14 заперт), то единичный сигнал с его прямого выхода через предпоследний элемент И 2,(который в это время в открытом состоянии) первой группы и через последний элемент И 3 (на другом входе которого присутствует логическая "1") второй группы поступает на вход элемента ИЛИ 4 первой группы, на входы элементов ИЛИ 5 -5 „

tnt второй группы (при этом девятыи элемент И 16 закрыт).

Единичный сигнал с выхода элемента ИЛИ 4,„поступает на единичный вход последнего бистабильного элемента 1„„ и устанавливает его в единичное состояние. Одновременно с этим единичный сигнал через элементы ИЛИ 5 - 5„,поступает на нулевые входы бистабильных элементов if-1 и устанавливает их в нулевое состояние. Таким образом, установление последнего бистабильного элемента 1,„ в ед . ичное состояние и остальных бистабильных элементов

1 -1,„fII нулевое состояние осуществ- ляется одновременно.

1608702

В результате открывается седьмой элемент И 14 и единичный сигнал с его выхода через первый элемент ИЛИ 4

1 первой группы поступает на единичный вход первого бистабильного элемента

1, устанавливая его в единичное состояние. В дальнейшем установление в единичное состояние бистабильных элементов 1 -1 происходит аналогичным образом. Переход в единичное состояние . бистабильных элементов 1 — 1 заканчи1 м вается после прекращения входного сигнала. Количество переключейных бистабильных элементов 1 в формирователе разрядов определяет код числового значения, соответствующий длительности входного сигнала. При поступлении первого операнда А количество переключенных бистабильных элементов всегда будет не больше m=q/2 (q — основа системы счисления).

С подачей второго операнда В продолжается переключение бистабильных элементов 1. Последний и предпослед- 25 ний бистабильные элементы 1,„ и 1,,„ при установке в состояние логической . "1" дают разрешение на формирование импульса переноса. При появлении единиц на прямом выходе предпоследнего З0

1„, и последнего 1 „ бистабильных элементов на выходе девятого элемента И 16 устанавливается высокий потенциал, который подается на вход каждого элемента ИЛИ 5, — 5,„второй группы.

Единичный сигнал с выходов каждого элемента ИЛИ 5 -5,„ второй группы обнуляет соответствующие бистабильные эле-. менты 1„-1, .

В дальнейшем аналогичным образом осуществляется переключение бистабильных элементов 1„ -1„, в единичное состояние. Единичный сигнал с выхода девятого элемента И 16 подается также 45 на выход 31 переноса этого и на вход

29 формирователя разрядов переноса следующего формирователя разрядов.

При этом, если подача сигнала второго операнда на вход 27 суммирования сле- 50 дующего формирователя разрядов окончена, единичный сигнал переноса через пятый элемент И 12 и третий элемент

ИЛИ 20 перебрасывает один из бистабильных элементов 1 следующего формирователя разрядов в единичное состояние, в противном случае через третий элемент И 10 перебрасывает первый дополнительный бистабильный элемент

6 в единичное состояние, где происходит его запоминание.

После окончания сигнала второго операнда следующего формирователя разрядов на выходе первого элемента

И 8 снова формируется этот единичный сигнал переноса, который переключает в единичное состояние соответствующий бистабильный элемент 1 этого формиро-. вателя разрядов. Запоминание единичного сигнала в этом случае необходимо, поскольку в противном случае про-. изойдет наложение во времени единичного сигнала переноса с предыдущего формирователя разрядов и сигнала второго операнда.

Аналогично работает устройство на вычитание при поступлении информации на вход 28 вычитания. При этом бистабильные элементы 1 — 1 „ кроме последнего 1, последовательно ус" танавливаются в нулевое состояние, начиная с последнего, находящегося в единичном состоянии, т.е. в обратном направлении. Если последний бистабильный элемент 1 находится в единичном состоянии и при этом обнуляется первый бистабильный элемент 1, тогда единичный сигнал через первый элемент И 3 (который в это время в открытом состоянии) второй пруппы и через последний элемент И 2„„ (на другом входе которого присутствует логическая "1") первой группы поступает на вход элемента ИЛИ 5„„ и на входы элементов

ИЛИ 4 „-4„,первой группы (при этом десятый элемент И 17 закрыт). Единичный сигнал с выхода элемента ИЛИ 5 поступает на нулевой вход последнего бистабильного элемента 1 и устанавливает его в нулевое состояние.

Одновременно с этим единичный сигнал через элементы ИЛИ 4 -4,поступает на единичные входы бистабильных элементов 1 -1 и устанавливает их в единичное состояние. Таким образом, высокий потенциал на инверсном выходе последнего бистабильного элемента 1„„ и на прямых выходах бистабильных элементов 1<-1щ,появляется одновременно. При этом открывается восьмой элемент И 15 и единичный сигнал с его выхода через элемент ИЛИ 5,второй группы поступает на нулевой вход предпоследнего бистабильного элемента 1 устанавливая его в нулевое состояние., В дальнейшем установление в нулевое. состояние бистабильных элементов

1608702

1 зом эле сос шен

При инв сле вых под

ИЛИ сиг

ИЛИ в е бис ос эле вых та ров сле это ран фор нич эл

21 эле раз тив мен нит еди

его нал мир эл еди ре вет эт». н

k к ( п

55 д т

„„ происходит аналогичным обраервый и последний бистабильные енты 1< и 1 при установке в ояние логического 0 дают разре11 II

5 е на формирование импульса заема, появлении высокого потенциала на рсных выходах первого i и поЧ него 1 бистабильных элементов на де десятого элемента И 17 устанавется высокий потенциал, который ется на вход каждого элемента

4 -4,„первой группы. Единичный ал, с выходов каждого элемента

4 1-4„„первой группы устанавливает ничное состояние соответствующие абильные элементы 1 -1 . дальнейшем аналогичным образом ествляется обнуление бистабильных ентов 1 -1„„. Единичный сигнал с да десятого элемента И 17 подается.. е на выход 32 заема этого формителя разрядов и на вход 30 заема ующего формирователя разрядов.При 25 если подача сигнала второго oneа на вход 30 вычитания следующего рователя разрядов окончена, едиый сигнал заема через шестой ент И 13 и четвертый элемент ИЛИ 30 еребрасывает один из бистабильных ентов 1 следующего формирователя ядов в нулевое состояние, в проом случае через четвертый элеИ 11 перебрасывает второй допольный бистабильный элемент 7 в ичное состояние, где происходит запоминание. После окончания сигвторого операнда следующего форвателя разрядов на выходе второго 40 ента И 9 снова формируется этот ичный сигнал заема, который печает в нулевое состояние сооттвующий бистабильный элемент 1 о формирователя разрядов. 45 р м у л а изобретения тройство для сложения длительй импульсов, содержащее k (где ,2...) формирователей разрядов, и из которых содержит m=g/2

g — основание системы счисления, м q — четное) бистабильных элев, первую и вторую группы из ш нтов И, первую и вторую группы элементов ИЛИ, первый и второй нительные бистабильные элеменесять элементов И, четыре элемента ИЛИ, два элемента НЕ, два элемента НЕ с увеличенной задержкой, причем в каждом j-м (где j=1,2...,k) формирователе разрядов прямой выход

i-го (где i=1,2,...,m) бистабильного элемента соединен с первым входом

i-ro элемента И первой группы, второй вход которого, кроме (m-1)-ro и m-го элементов И первой группы, объединен с вторыми входами остальных элементов И первой группы и соединен с первым входом первого элемента ИЛИ первой группы и с выходом седьмого элемента И, инверсный выход i-го бистабильного элемента подключен к первому входу i-ro элемента И второй группы, второй вход которого, кроме первого и последнего элементов И второй группы, объединен с вторыми входами остальных элементов И второй группы и подключен к выходу восьмого элемента И, выход i-ro элемента И первой группы, кроме (m-1)-ro u m-ro элементов И первой группы, соединен с первым входом (i+1)-ro элемента ИЛИ первой группы, выходы i-го элемента

ИЛИ первой группы и i-ro элемента ИЛИ второй группы подключены соответственно к единичному и нулевому входам

i-го бистабильного элемента, выход

i-го элемента И второй группы, кроме первого элемента И второй группы, соединен с первым входом (i-1)-го элемента ИЛИ второй группы, первые входы первого и второго элементов ИЛИ объединены с первым входом m-го элемента ИЛИ второй группы, а также с вторыми входами остальных элементов

ИЛИ второй группы и подключены к шине установки в "0" устройства, выходы первого и второго элементов ИЛИ соединены с нулевыми входами соответственно первого и второго дополнительных бистабильных элементов, инверсные выходы которых подключены к входам соответственно первого и второго элементов НЕ с увеличенной задержкой, выходы которых соединены с первыми входами соответственно первого и второго элементов И, вторые входы которых подключены к инверсным выходам соответственно первого и второго дополнительных бистабильных элементов, единичные входы которых соединены с выходами соответственно третьего и четвертого элементов И, первый вход третьего элемента И подключен к входу операндов при выполнении сложения соот1608702

Составитель Н, Зайцев

Редактор Н. Тупица Техред A Кравчук Корректор О. Кравцова

Заказ 3619 Тираж 562 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæroðoä, ул. Гагарина,101 ветствующего формирователя разрядов и через первый элемент НЕ к первому входу пятого элемента И и к второму входу первого элемента ИЛИ, первый вход четвертого элемента И подключен

5 к входу операндов при выполнении вычитания соответствующего формирователя разрядов и через второй элемент НК к первому входу шестого элемента И и к второму входу второго элемента ИЛИ, . вторые входы третьего и пятого элементов И и вторые входы четвертого и шестого элементов И j-ro фоРмиРователя разрядов соединены соответствен- 15 но с входом переноса и входом заема .из (j-1)-го формирователя разрядов, выходы первого и второго элементов И подключены к первым входам соответственно третьего и четвертого элементов ИЛИ, вторые входы которых соединены с выходом соответственно пятого и шестого элементов И, третий вход

i-ro элемента ИЛИ второй группы„ кроме первого и последнего элементов ИЛИ 25 второй группы ° объединен с третьими входами остальных элементов ИЛИ второй группы, соединен с вторым входом ш-ro элемента ИЛИ второй группы и подключен к выходу переноса в (3+1)-й формирователь разрядов, второй вход

i-ro элемента ИЛИ первой группы объединен с вторыми входами остальных элементов ИЛИ первой группы, кроме m-го элемента ИЛИ первой группы и подклю35 чен к выходу заема в (3+1)-й формирователь разрядов, о т л и ч а ю щ е е« ся тем, что, с целью повышения надежности устройства за счет уменьшения аппаратурных затрат, третьи входы третьего и четвертого элементов ИЛИ в каждом формирователе разрядов соединены соответственно с входом операндов при выполнении сложения и с входом операндов при выполнении вычита- 45 ния соответствующего формирователя разрядов, выход третьего элемента ИЛИ подключен к второму входу (m-1)-ro

t элемента И первой группы и к первому входу седьмого элемента И, выход четвертого элемента ИЛИ соединен с первьи входом восьмого элемента И и с . вторым входом первого элемента И второй группы, вторые входы седьмого и восьмого элементов И подключены соответственно к инверсному выходу (m-1)-ro и к прямому выходу первого бистабильных элементов, выход восьмого элемента И подключен к четвертому входу (m-1)-ro элемента ИЛИ второй группы, третий вход второго элемента ИЛИ второй группы соединен с третьим входом первого элемента ИЛИ второй группы и с выходом девятого элемента И, третий вход i-го элемента

ИЛИ первой группы соединен с третьими входами остальных элементов ИЛИ первой группы, кроме последнего элемен-: та ИЛИ первой группы, с третьим входом m-го элемента ИЛИ второй группы и с выходом m-ro элемента И первой группы, четвертый вход i-ro элемента

ИЛИ второй группы соединен с четвертыми входами остальных элементов ИЛИ второй группы, кроме m-1-ro и пг-го элемента ИЛИ второй группы, с первьм входом m-го элемента ИЛИ первой группы и с выходом m-ro элемента И второй группы, выход первого элемента И вто-. рой группы подключен к первому входу десятого элемента И и к второму вхору m-ro элемента И первой группы, выход (m- 1)-го элемента И первой группы соединен с первым входом девятого элемента И и с вторым входом m-ro элемента И второй группы, вторые входы девятого и десятого элементов.И подключены соответственно к прямому и инверсному выходам ш-ro бистабнльного элемента, выход десятого элемента И соединен с выходом заема в (j+1)-й формирователь разрядов и с вторым входом ш-го элемента ИЛИ первой группы.