Дешифратор адреса

 

Изобретение относится к быстродействующим логическим схемам и полупроводниковой технике и может быть использовано в устройствах вычислительной техники и автоматики. Цель изобретения - снижение потребляемой мощности дешифратора. Дешифратор содержит шесть ключевых транзисторов 1 - 6, четыре повторительных транзистора 7 - 10, пять источников тока 11 - 15, два диода 16, 17 и четыре ограничительных резистора 18 - 21. Дешифратор содержит также входы 22 прямых сигналов, входы 23 инверсных сигналов, выходы 24 - 27, шину питания 28 и шину 28 нулевого потенциала дешифратора. 1 ил.

СОЮЗ СОЭЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)5 G 11 С 8/00

ГОС АРСТВЕННЫЙ КОМИТЕТ

ПО И ЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

О ИСАНИЕ ИЗОБРЕТЕНИЯ

Н ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (2 I ) j 4447038/24-24 (22)j 24,06.88 (46) (7I) сти (72) (53) (56) луп пам стр рис, рос е

23.11.90. Бюл. Х 43

Таганрогский радиотехнический инут им. В.Д.Калмыкова

П,А.Землянухин

681.327.6(088.8)

Валиев К,А., Орликовский А.А. Пооводниковые интегральные схемы ти на биполярных транзисторных ктурах. — M. Сов. радио, 1979, 7,16, с. 223. ексенко А.Г., Шагурин И,И., Микмотехника. — M.: Радио и связь. рис, 3.22б, с.. 141.

„„SU„„1608745 А 1 (54) ДЕШИФРАТОР АДРЕСА (57) Изобретение относится к быстродействующим логическим схемам и полупроводниковой технике и может быть использовано в устройствах вычислительной техники и автоматики.

Цель изобретения — снижение, потребляемой мощности дешифратора. Дешифратор содержит шесть ключевых транзисторов 1-6, четыре повторительных транзистора 7-10, пять источников тока 11-15, два диода 16, 17 и четыре ограничительньж резистора 18-21.

Дешифратор содержит также входы 22 прямьж сигналов, входы 23 инверсных сигналов, выходы 24-27, шину питания 28 и шину 29 нулевого потенциала дешифратора. 1 ил.

1608745

Изобретение относится к быстрод йствующим логическим схемам и полупроводниковой технике и может быть использовано в устройствах вы;ислительной техники и автоматики.

Целью изобретения является снижение потребляемой мощности дешифратора.

На чертеже представлена электричес- 0 кая схема дешифратора.

Дешифратор содержит шесть ключевых транзисторов 1-6, четыре повторительных транзистора 7"10, пять источников

11-15 тока, два диода 16 и )71 четыре 15 ограничительных резистора 18-21, входы 22 прямых сигналов, входы 23 инверсных сигналов, выходы 24-27, шину 28 питания и шину 29 нулевого потенциала дешифратора. 20

Дешифратор работает следующим образом, При наличии некоторой кодовой комбинации переменных по входам устройства, например 00, что соответствует 25 низкому уровню входных сигналов на базах первого и третьего повторительных транзисторов 7 и 9 и высокому уровню входных сигналов на базах второго и четвертого повторительных 30 транзисторов 8 и 10 (с логическим перепадом входных и выходных сигналов, например, 0,8 В), потенциалы и токи в дешифраторе адреса распределятся следующим образом, В точке соедийе- 35 ния эмиттеров первого и третьего трехэмиттерных транзисторов 7 и 9 и коллектора первого ключевого транзистора 1 будет низкий потенциал. Соответственно низкий потенциал будет и 40 на первом выходе 24 устройства. По всем же остальным выходам 25-27 установится высокий потенциал.

Кроме этого, на базах ключевых транзисторов 2, 4.и 6 установятся 45 низкие потенциалы, На базах первого, третьего и пятого ключевых транзисторов установятся высокие потенциалы.

При подобном распределении потен- 50 циалов ток источника 12 тока, проходя через третий и первый ключевые транзисторы 1 и 3, замкнется в узел соединения эмиттеров первого и третьего повторительных транзисторов

7 и 9, привязывая потенциал первого выхода 24 к низкому уровню.

При смене кодовой комбинации адреса на входах 22 и 23 устройства, например, на 01 соответственно произойдет новое перераспределение потенциалов и токов в схеме, приводящее к появлению низкого потенциала на втором выходе 25 и высокого потенциала на остальных выходах 24, 26 и

27, Это обеспечивается тем, что к базам четвертого и третьего повторительных транзисторов 10 и 9 будет приложен низкий потенциал, а к базам первого и второго повторительных транзисторов 7 и 8 — высокий. Быстрое появление высокого потенциала на первом выходе 24 будет обеспечено большим током, направленным на перезаряд паразитных емкостей узла и развиваемым в цепи первого эмиттера первого повторительного транзистора 7. При этом на базах первого и пятого ключевых транзисторов 1 и 5 потенциал понизится, а на базах второго и шестого ключевых транзисторов 2 и 6 повысится. Это приводит к тому, что ток второго источника 12 тока переключается в коллектор второго ключевого транзистора

2 и обеспечивает быстрый перезаряд паразитных емкостей, приведенных к узлу соединения эмиттеров третьего и четвертого повторительных транзисторов 9 и 10.

Формула изобретения

Дешифратор адреса, содержащий шесть ключевых транзисторов, четыре повторительных транзистора, два диода, четыре ограничительных резистора, четыре источника тока, первые выводы которых подключены к шине нулевого потенциала дешифратора, эмиттеры первого и второго ключевых транзисторов соединены с коллектором третьего ключевого транзистора, база которого .соединена с вторым выводом первого, источника тока и катодом первого диода, а эмиттер — с вторым выводом второго источника тока и с эмиттером четвертого ключевого транзистора, коллектор которого соединен с эмиттерами пятого и шестого ключевых транзисторов, коллекторы которых соединены с первыми эмиттерами первого и второго повторительных транзисторов соответственно, а базы соединены с базами первого и второго ключевых транзисторов соответственно и с вторыми выводами третьего и четвертого источников тока соответст-.

16087

Составитель С. Королев

Техред Л.Олийнык Корректор Т.Колб

Ре актор С,Пекарь

За <аз 3621 Тираж 484 Подписное

ВН ПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 веино, коллекторы первого и второго к чевых транзисторов соединены с пер! вы и эмиттерами третьего и четверто о повторительных транзисторов соот5 ве ственно, анод второго диода соеди ен с первым выводом первого ограни ительного резистора, коллекторы пе вого, второго, пятого и шестого кл чевых транзисторов являются выхода и дешифратора, а базы с первого по,четвертый повторительных транзисто ов — входами дешифратора, о т л ич ю шийся тем, что, с цельсн ения потребляемой мощности, он со ержит пятый источник тока, первый вы од которого подключен к шине ну евого потенциала дешифратора, а вт рой соединен с катодом второго диода:и базой четвертого ключевого тран- Ю зи тора, первые выводы второго, третьегр и четвертого ограничительных ре45 6 зисторов соединены с анодом первого диода и базами первого и второго ключевых транзисторов соответственно, а вторые выводы — с вторыми эмиттера1 ми второго, четвертого и первого повторительных транзисторов соответственно, коллекторы которых подключены к шине питания дешифратора и соедииены с коллектором третьего повторительного транзистора, второй эмиттер которого соединен с вторым выводом первого резистора, третьи эмиттеры повторительных транзисторов с первого по четвертый соединены с гервыми эмиттерами третьего, первого, четвертого и второго IIoBTopHTBJIbffbIx транзисторов соответственно, коллекторы пятого и шестого ключевых транзисторов соединены с первыми эмиттерами первого и второго повторительных транзисторов соответственно,

Дешифратор адреса Дешифратор адреса Дешифратор адреса 

 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств в качестве дешифратора адресов строк и столбцов

Изобретение относится к вычислительной технике и автоматике, а именно к быстродействующим логическим схемам, и может быть использовано в полупроводниковых запоминающих устройствах

Изобретение относится к вычислительной технике и может быть применено в различных типах запоминающих устройств (ОЗУ, ПЗУ, ППЗУ, РПЗУ) для построения устройств дешифрации

Изобретение относится к вычислительной технике и может быть использовано в ЗУ на МДП-транзисторах в интегральном исполнении

Изобретение относится к области вычислительной техники и может быть использовано в запоминающих устройствах на магнитных элементах памяти

Изобретение относится к вычислительной технике и может быть использовано в програьмируемых постоянных запоминающих устройствах

Изобретение относится к вычислительной технике и предназначено для использования в БИС запоминающих устройств

Изобретение относится к вычислительной технике и может быть использовано в микросхемах памяти с резервированием

Изобретение относится к вычислительной технике, а именно к дешифраторам адреса микросхем памяти, и может быть использовано при проектировании микросхем памяти с резервированием

Изобретение относится к вычислител 1ной технике и может быть исnj « 2J пользовано в составе запоминающего устройства

Изобретение относится к быстродействующим логическим схемам, а именно к дешифраторам, и может быть использовано в устройствах вычислительной техники и автоматики

Изобретение относится к вычислительной технике, а именно к быстродействующим логическим схемам, и может быть использовано в полупроводниковых запоминающих устройствах

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации. Техническим результатом является повышение быстродействия и создание устройства, в котором внутреннее преобразование информации производится в двузначной токовой форме сигналов, определяемое состоянием входных токовых двоичных сигналов. Устройство содержит четыре логических элемента НЕ, четыре логических элемента И, два размножителя сигналов. 3 з.п. ф-лы, 10 ил.
Наверх